SR 래치
개요
- 목적: SR 래치(셋-리셋 래치)는 단일 비트의 정보를 저장하는 기본 메모리 회로입니다. 상태를 제어하는 두 개의 입력이 있습니다: 1을 저장하는 Set(S)과 0을 저장하는 Reset(R)으로, 입력 신호가 제거된 후에도 저장된 값이 유지됩니다.
- 기호: SR 래치는 S 및 R 입력과 상보 Q 및 Q̅ 출력이 있는 직사각형 블록으로 표현됩니다.
- DigiSim.io 역할: 디지털 회로에서 가장 기본적인 메모리 요소로 사용되며, 피드백 기반 저장의 기본 개념을 보여주고 더 복잡한 순차 부품의 빌딩 블록을 형성합니다.
기능 설명
논리 동작
SR 래치는 S 및 R 입력에 기반하여 상태를 변경하며, 두 입력이 모두 비활성일 때 상태를 유지합니다.
진리표:
| Set (S) | Reset (R) | Q (next) | 동작 |
|---|---|---|---|
| 0 | 0 | Q (prev) | 상태 유지 |
| 0 | 1 | 0 | 리셋 |
| 1 | 0 | 1 | 셋 |
| 1 | 1 | ? | 무효/경쟁 |
참고: "prev"는 이전 상태, "?"는 피해야 할 무효 또는 불확정 상태를 나타냅니다
입력 및 출력
입력:
- S (Set): 활성화 시 래치 출력 Q를 1로 설정하는 1비트 입력.
- R (Reset): 활성화 시 래치 출력 Q를 0으로 리셋하는 1비트 입력.
출력:
- Q: 저장된 값을 나타내는 1비트 출력.
- Q̅: 저장된 값의 반전을 나타내는 1비트 상보 출력.
설정 가능한 매개변수
- 활성 레벨: 입력이 활성 하이(NOR 구현)인지 활성 로우(NAND 구현)인지 여부.
- 전파 지연: 입력 변화 후 출력이 변경되는 데 걸리는 시간.
DigiSim.io에서의 시각적 표현
SR 래치는 왼쪽에 레이블이 지정된 입력(S 및 R)과 오른쪽에 출력(Q 및 Q̅)이 있는 직사각형 블록으로 표시됩니다. 회로에 연결되면 출력에 표시되는 값과 연결 와이어의 색상 변화를 통해 현재 상태를 시각적으로 나타냅니다. Set 및 Reset 입력에 대한 반응이 즉시 보이며, 이 기본 메모리 요소의 비동기 동작을 보여줍니다.
교육적 가치
핵심 개념
- 쌍안정 메모리: 디지털 회로가 피드백을 사용하여 상태를 유지하는 방법을 보여줍니다.
- 비동기 동작: 클럭 제어 없이 입력에 즉시 반응하여 상태 변화가 발생하는 것을 설명합니다.
- 교차 결합 논리: 피드백 루프로 연결된 두 게이트가 메모리를 생성하는 방법을 보여줍니다.
- 무효 상태: 디지털 설계에서 금지된 입력 조합의 개념을 소개합니다.
- 회로 피드백: 출력이 입력으로 피드백되어 안정 상태를 생성하는 방법을 보여줍니다.
학습 목표
- 피드백을 사용한 디지털 메모리 저장의 기본 개념을 이해합니다.
- Set 및 Reset 입력이 래치의 상태를 어떻게 제어하는지 배웁니다.
- 무효 입력 조합을 피하는 것의 중요성을 인식합니다.
- 기본 메모리 회로 및 비동기 컨트롤러 설계에 SR 래치를 적용합니다.
- 더 복잡한 메모리 요소가 SR 래치 개념 위에 어떻게 구축되는지 이해합니다.
사용 예시
- 스위치 디바운싱: 기계적 스위치의 노이즈 신호를 정리합니다.
- 알람 시스템: 명시적 리셋이 필요한 래칭 알람을 만듭니다.
- 기본 메모리 셀: 개별 비트의 정보를 저장합니다.
- 비동기 상태 기계: 클럭이 아닌 이벤트에 반응하는 컨트롤러를 구축합니다.
- 중재 회로: 경쟁하는 신호 간의 충돌을 해결합니다.
- 레벨-펄스 변환: 디지털 신호에서 에지를 감지합니다.
기술 참고사항
- SR 래치에는 근본적인 제한이 있습니다: S와 R이 동시에 활성화되면 결과 상태가 불확정(무효 상태)이며, 설계에서 피해야 합니다.
- 두 가지 일반적인 구현이 있습니다: NOR 기반(활성 하이 입력)과 NAND 기반(활성 로우 입력).
- 클럭 플립플롭과 달리 SR 래치는 입력 변화에 즉시 반응하므로, 비동기 설계에는 유용하지만 동기 시스템에서는 문제가 될 수 있습니다.
- 불확정 조건 후 두 입력이 비활성 상태로 돌아갈 때, 최종 상태는 예측 불가능하며 회로의 작은 타이밍 차이와 물리적 특성에 의존합니다.
- DigiSim.io에서 SR 래치는 모든 디지털 순차 회로의 기본인 상태 메모리 개념에 대한 훌륭한 소개를 제공합니다.
특성
- 메모리 속성:
- 두 입력이 모두 0일 때 마지막 유효 상태를 유지
- 기본적인 쌍안정 동작을 제공
- 전파 지연:
- Set-Q 지연: 일반적으로 5-15ns (기술 의존적)
- Reset-Q 지연: 일반적으로 5-15ns (기술 의존적)
- 전력 소비:
- 정적: 낮음 (주로 누설 전류)
- 동적: 상태 변경 시 중간 정도
- 팬아웃:
- 일반적으로 10-50개 게이트 (기술 의존적)
- 회로 복잡도:
- 낮음 (NOR 2개 또는 NAND 2개 게이트만 필요)
- 속도:
- 비동기 동작으로 인해 클럭 플립플롭보다 빠름
- 노이즈 마진:
- 중간 (게이트 기술에 따라 다름)
- 무효 상태:
- S=1, R=1 조건을 피해야 함 (불확정 출력 생성)
구현 방법
- NOR 게이트 사용 (기본 SR 래치)
graph LR
S[S Input] --> NOR1[NOR Gate 1]
R[R Input] --> NOR2[NOR Gate 2]
NOR1 --> Q[Q Output]
NOR2 --> QB[Q̅ Output]
Q --> NOR2
QB --> NOR1
동작: 교차 결합된 NOR 게이트가 쌍안정 동작을 위한 피드백 루프를 생성합니다.
- NAND 게이트 사용 (활성 로우 SR 래치)
graph LR
S[S̅ Input] --> NAND1[NAND Gate 1]
R[R̅ Input] --> NAND2[NAND Gate 2]
NAND1 --> Q[Q Output]
NAND2 --> QB[Q̅ Output]
Q --> NAND2
QB --> NAND1
동작: 교차 결합 피드백이 있는 NAND 게이트를 사용한 활성 로우 구현입니다.
트랜지스터 레벨 구현
- CMOS: 상보 MOSFET 사용
- TTL: 바이폴라 접합 트랜지스터 사용
- 전력, 속도 또는 면적에 최적화 가능
집적 회로
- 74xx 시리즈 논리 패밀리에서 사용 가능
- 종종 더 큰 메모리 또는 순차 논리 칩의 일부
응용
메모리 요소
- 디지털 회로의 기본 저장 셀
- 더 복잡한 메모리 구조의 기초
펄스 제거
- 기계적 스위치 및 푸시 버튼의 디바운싱
- 디지털 입력의 노이즈 스파이크 제거
중재 회로
- 여러 신호 간의 충돌 해결
- 선착순 의사 결정
비동기 순차 회로
- 전역 클럭이 없는 상태 기계
- 이벤트 구동 논리 컨트롤러
레벨-펄스 변환
- 레벨 변화를 펄스로 변환
- 디지털 시스템에서 에지 감지
알람 및 상태 표시
- 수동 리셋이 필요한 래칭 알람
- 상태를 유지하는 상태 표시기
제한 사항
경쟁 조건
- S=1, R=1 입력 조합은 불확정 상태를 유발
- 두 입력이 동시에 0으로 돌아가면 최종 상태가 예측 불가능
클럭 제어 없음
- 입력이 변경되면 즉시 변화가 발생
- 다른 시스템 부품과 동기화하기 어려움
메타안정성 문제
- 입력이 너무 가깝게 변경되면 불안정 상태에 진입할 수 있음
- 진동하거나 잘못된 상태로 안정될 수 있음
입력 타이밍 제약
- 최소 펄스 폭 요구 사항
- 너무 좁은 경우 펄스를 놓칠 가능성
제한된 기능
- 기본적인 저장 기능만
- 에지 트리거 기능 없음
- 인에이블 제어 없음
회로 구현 세부 사항
NOR 게이트 SR 래치
이 구현에서 래치는 피드백을 제공하기 위해 교차 결합된 두 NOR 게이트를 사용합니다:
Q = !(R + Q̅)
Q̅ = !(S + Q)
S=1이고 R=0일 때 Q는 1이 됩니다. S=0이고 R=1일 때 Q는 0이 됩니다. S와 R이 모두 0일 때 래치는 피드백 루프로 인해 이전 상태를 유지합니다.
NAND 게이트 SR 래치
NAND 구현에서 입력은 활성 로우이며, S가 0일 때 래치가 셋되고 R이 0일 때 리셋됩니다:
Q = !(!S · Q̅)
Q̅ = !(!R · Q)
관련 부품
- 게이트 SR 래치: 래치가 상태를 변경할 수 있는 시점을 제어하는 인에이블 입력 추가
- D 래치: 무효 상태를 방지하는 SR 래치의 변형
- JK 플립플롭: 토글 기능이 있는 더 고급 메모리 요소
- D 플립플롭: 동기 시스템을 위한 D 래치의 에지 트리거 버전
- T 플립플롭: 클럭 에지에서 상태를 변경하는 토글 플립플롭
- 레지스터: 다중 비트 값을 저장하기 위해 배열된 여러 플립플롭
- SRAM 셀: 래칭 원리에 기반한 더 복잡한 메모리 셀
