Verrou SR

Vue d'ensemble

• Objectif : Le verrou SR (Set-Reset Latch) est un circuit de mémoire fondamental qui stocke un seul bit d'information. Il possède deux entrées qui contrôlent son état : Set (S) pour stocker un 1 et Reset (R) pour stocker un 0, la valeur stockée étant maintenue même après la suppression des signaux d'entrée.
• Symbole : Le verrou SR est représenté par un bloc rectangulaire avec des entrées S et R, et des sorties complémentaires Q et Q̅.
• Rôle dans DigiSim.io : Sert d'élément de mémoire le plus basique dans les circuits numériques, démontrant le concept fondamental de stockage par rétroaction et formant le bloc de construction des composants séquentiels plus complexes.

Description fonctionnelle

Comportement logique

Le verrou SR change d'état en fonction des entrées S et R, et maintient son état lorsque les deux entrées sont inactives.

Table de vérité :

Set (S)	Reset (R)	Q (suivant)	Opération
0	0	Q (préc.)	Maintien
0	1	0	Reset
1	0	1	Set
1	1	?	Invalide / Course

Remarque : « préc. » signifie l'état précédent ; « ? » indique un état invalide ou indéterminé qui doit être évité.

Entrées et sorties

• Entrées :

  • S (Set) : entrée 1 bit qui, lorsqu'elle est active, met la sortie Q du verrou à 1.
  • R (Reset) : entrée 1 bit qui, lorsqu'elle est active, remet la sortie Q du verrou à 0.

• Sorties :

  • Q : sortie 1 bit représentant la valeur stockée.
  • Q̅ : sortie complémentaire 1 bit représentant l'inverse de la valeur stockée.

Paramètres configurables

• Niveau actif : si les entrées sont actives à l'état haut (implémentation NOR) ou actives à l'état bas (implémentation NAND).
• Délai de propagation : le temps que mettent les sorties à changer après une variation des entrées.

Représentation visuelle dans DigiSim.io

Le verrou SR est affiché sous la forme d'un bloc rectangulaire avec des entrées étiquetées sur le côté gauche (S et R) et des sorties (Q et Q̅) sur le côté droit. Lorsqu'il est connecté dans un circuit, le composant indique visuellement son état actuel via les valeurs affichées sur ses sorties et les changements de couleur sur les fils de connexion. La réponse aux entrées Set et Reset est immédiatement visible, démontrant le comportement asynchrone de cet élément de mémoire fondamental.

Valeur pédagogique

Concepts clés

• Mémoire bistable : démontre comment les circuits numériques peuvent maintenir un état grâce à la rétroaction.
• Fonctionnement asynchrone : illustre les changements d'état qui se produisent immédiatement en réponse aux entrées, sans contrôle d'horloge.
• Logique à couplage croisé : montre comment deux portes connectées dans une boucle de rétroaction créent une mémoire.
• États invalides : introduit le concept de combinaisons d'entrées interdites en conception numérique.
• Rétroaction de circuit : démontre comment les sorties peuvent être renvoyées en entrée pour créer des états stables.

Objectifs d'apprentissage

• Comprendre le concept fondamental du stockage en mémoire numérique par rétroaction.
• Apprendre comment les entrées Set et Reset contrôlent l'état du verrou.
• Reconnaître l'importance d'éviter les combinaisons d'entrées invalides.
• Appliquer les verrous SR à la conception de circuits de mémoire de base et de contrôleurs asynchrones.
• Comprendre comment des éléments de mémoire plus complexes s'appuient sur le concept du verrou SR.

Exemples d'utilisation / Scénarios

• Anti-rebond de commutateurs : nettoyage des signaux bruyants des commutateurs mécaniques.
• Systèmes d'alarme : création d'alarmes verrouillées nécessitant une réinitialisation explicite.
• Cellules de mémoire de base : stockage de bits individuels d'information.
• Machines d'état asynchrones : construction de contrôleurs qui réagissent à des événements plutôt qu'à des horloges.
• Circuits d'arbitrage : résolution des conflits entre signaux concurrents.
• Conversion niveau-impulsion : détection de fronts dans les signaux numériques.

Notes techniques

• Le verrou SR a une limitation fondamentale : lorsque S et R sont actifs simultanément, l'état résultant est indéterminé (un état invalide), qui doit être évité dans la conception.
• Deux implémentations courantes existent : à base de NOR (entrées actives à l'état haut) et à base de NAND (entrées actives à l'état bas).
• Contrairement aux bascules synchronisées, les verrous SR réagissent immédiatement aux changements d'entrée, ce qui les rend utiles pour les conceptions asynchrones mais potentiellement problématiques dans les systèmes synchrones.
• Lorsque les deux entrées reviennent à un état inactif après une condition indéterminée, l'état final est imprévisible et dépend de petites différences de timing et des caractéristiques physiques du circuit.
• Dans DigiSim.io, le verrou SR offre une excellente introduction au concept de mémoire d'état, qui est fondamental pour tous les circuits séquentiels numériques.

Caractéristiques

• Propriété de mémoire :
  • Conserve le dernier état valide lorsque les deux entrées sont à 0
  • Fournit un fonctionnement bistable de base
• Délai de propagation :
  • Délai Set-Q : généralement 5-15 ns (selon la technologie)
  • Délai Reset-Q : généralement 5-15 ns (selon la technologie)
• Consommation électrique :
  • Statique : faible (principalement courant de fuite)
  • Dynamique : modérée pendant les changements d'état
• Fan-Out :
  • Généralement 10-50 portes (selon la technologie)
• Complexité du circuit :
  • Faible (nécessite seulement 2 portes NOR ou 2 portes NAND)
• Vitesse :
  • Plus rapide que les bascules synchronisées en raison du fonctionnement asynchrone
• Marge de bruit :
  • Modérée (dépend de la technologie des portes)
• État invalide :
  • La condition S=1, R=1 doit être évitée (crée une sortie indéterminée)

Méthodes d'implémentation

1. Avec des portes NOR (verrou SR de base)

graph LR
    S[S Input] --> NOR1[NOR Gate 1]
    R[R Input] --> NOR2[NOR Gate 2]
    
    NOR1 --> Q[Q Output]
    NOR2 --> QB[Q̅ Output]
    
    Q --> NOR2
    QB --> NOR1

Fonctionnement : les portes NOR à couplage croisé créent une boucle de rétroaction pour un fonctionnement bistable.

2. Avec des portes NAND (verrou SR actif à l'état bas)

graph LR
    S[S̅ Input] --> NAND1[NAND Gate 1]
    R[R̅ Input] --> NAND2[NAND Gate 2]
    
    NAND1 --> Q[Q Output]
    NAND2 --> QB[Q̅ Output]
    
    Q --> NAND2
    QB --> NAND1

Fonctionnement : implémentation active à l'état bas utilisant des portes NAND avec rétroaction à couplage croisé.

3. Implémentation au niveau transistor

   • CMOS : avec des MOSFET complémentaires
   • TTL : avec des transistors bipolaires à jonction
   • Peut être optimisée pour la consommation, la vitesse ou la surface

4. Circuits intégrés

   • Disponible dans les familles logiques série 74xx
   • Souvent partie intégrante de puces de mémoire ou de logique séquentielle plus grandes

Applications

1. Éléments de mémoire

   • Cellule de stockage de base dans les circuits numériques
   • Fondement de structures de mémoire plus complexes

2. Élimination d'impulsions

   • Anti-rebond de commutateurs mécaniques et de boutons-poussoirs
   • Élimination des pics de bruit dans les entrées numériques

3. Circuits d'arbitrage

   • Résolution de conflits entre plusieurs signaux
   • Prise de décision premier arrivé, premier servi

4. Circuits séquentiels asynchrones

   • Machines d'état sans horloge globale
   • Contrôleurs logiques pilotés par événements

5. Conversion niveau-impulsion

   • Conversion d'un changement de niveau en une impulsion
   • Détection de fronts dans les systèmes numériques

6. Indication d'alarmes et d'état

   • Alarmes verrouillées nécessitant une réinitialisation manuelle
   • Indicateurs d'état conservant leur valeur

Limitations

1. Condition de course

   • La combinaison d'entrées S=1, R=1 entraîne un état indéterminé
   • Lorsque les deux entrées reviennent à 0 simultanément, l'état final est imprévisible

2. Pas de contrôle d'horloge

   • Les changements se produisent immédiatement lors d'un changement d'entrée
   • Difficile à synchroniser avec d'autres composants du système

3. Problèmes de métastabilité

   • Peut entrer dans des états instables lorsque les entrées changent trop rapprochées
   • Peut osciller ou se stabiliser dans un état incorrect

4. Contraintes temporelles d'entrée

   • Exigences de largeur d'impulsion minimale
   • Risque d'impulsions manquées si trop étroites

5. Fonctionnalité limitée

   • Capacité de stockage de base uniquement
   • Pas de capacité de déclenchement sur front
   • Pas de contrôle d'activation

Détail d'implémentation du circuit

Verrou SR à portes NOR

Dans cette implémentation, le verrou utilise deux portes NOR à couplage croisé pour fournir une rétroaction :

Q = !(R + Q̅)
Q̅ = !(S + Q)

Lorsque S=1 et R=0, Q devient 1. Lorsque S=0 et R=1, Q devient 0. Lorsque S et R sont tous deux à 0, le verrou maintient son état précédent grâce à la boucle de rétroaction.

Verrou SR à portes NAND

Dans l'implémentation NAND, les entrées sont actives à l'état bas, ce qui signifie que le verrou est mis à 1 lorsque S est à 0 et remis à 0 lorsque R est à 0 :

Q = !(!S · Q̅)
Q̅ = !(!R · Q)

Composants associés

• Verrou SR avec activation : ajoute une entrée d'activation pour contrôler quand le verrou peut changer d'état
• Verrou D : modification du verrou SR qui empêche l'état invalide
• Bascule JK : élément de mémoire plus avancé avec fonctionnalité de basculement
• Bascule D : version déclenchée sur front du verrou D pour les systèmes synchrones
• Bascule T : bascule à basculement qui change d'état sur les fronts d'horloge
• Registre : plusieurs bascules disposées pour stocker des valeurs multi-bits
• Cellule SRAM : cellule de mémoire plus complexe basée sur les principes de verrouillage