Multiplexor de 4 a 1

Descripcion general

• Proposito: El multiplexor (MUX) de 4 a 1 es un circuito digital que selecciona una de cuatro senales de entrada y la envia a una unica salida basandose en los valores de dos lineas de seleccion. Actua como un conmutador controlado digitalmente que enruta datos de multiples fuentes a un destino.
• Simbolo: El multiplexor de 4 a 1 se representa como un bloque rectangular con cuatro entradas de datos (I0-I3), dos entradas de seleccion (S1, S0) y una salida de datos (Y).
• Rol en DigiSim.io: Sirve como componente fundamental de enrutamiento de datos en circuitos digitales, habilitando la transmision selectiva de senales y formando la base para arquitecturas de seleccion de datos mas complejas.

Descripcion funcional

Comportamiento logico

El multiplexor de 4 a 1 dirige una de sus cuatro entradas de datos a la salida basandose en el valor binario de las entradas de seleccion. Las entradas de seleccion actuan como un numero binario de 2 bits que determina cual entrada de datos se conectara a la salida.

Tabla de verdad:

S1	S0	Output Y	Entrada seleccionada
0	0	I0	Entrada 0
0	1	I1	Entrada 1
1	0	I2	Entrada 2
1	1	I3	Entrada 3

Entradas y salidas

• Entradas:

  • I0, I1, I2, I3: Cuatro entradas de datos de 1 bit, una de las cuales sera seleccionada.
  • S1, S0: Dos entradas de seleccion de 1 bit que determinan cual entrada de datos se enruta a la salida.
  • Algunas implementaciones pueden incluir una entrada de habilitacion (EN) adicional que puede deshabilitar el multiplexor.

• Salidas:

  • Y: Salida de datos de 1 bit que recibe el valor de la entrada seleccionada.

Parametros configurables

• Tipo de entrada: Si el multiplexor maneja bits individuales o buses de multiples bits.
• Tipo de salida: Si la salida tiene control estandar o capacidad tri-estado.
• Control de habilitacion: Algunas implementaciones incluyen una entrada de habilitacion que puede desconectar todas las entradas de la salida.
• Retardo de propagacion: El tiempo que tarda la salida en reflejar un cambio en la entrada seleccionada.

Representacion visual en DigiSim.io

El multiplexor de 4 a 1 se muestra como un bloque rectangular con entradas etiquetadas en el lado izquierdo (I0, I1, I2, I3, S1, S0) y una salida (Y) en el lado derecho. Cuando se conecta en un circuito, el componente indica visualmente la ruta de datos activa a traves de cambios de color en los cables de conexion, mostrando cual entrada esta actualmente seleccionada.

Valor educativo

Conceptos clave

• Enrutamiento de senales: Demuestra como los sistemas digitales seleccionan dinamicamente entre multiples fuentes de datos.
• Decodificacion binaria: Ilustra como los valores binarios controlan las rutas de senales en circuitos digitales.
• Logica combinacional: Presenta una aplicacion practica de circuitos combinacionales con multiples entradas.
• Seleccion de datos: Muestra como las computadoras eligen entre fuentes de datos alternativas basandose en senales de control.
• Conmutacion digital: Introduce el concepto de conmutacion electronica sin partes mecanicas.

Objetivos de aprendizaje

• Comprender como los sistemas digitales enrutan senales basandose en controles de seleccion.
• Aprender como los valores de seleccion binarios determinan cual entrada se conecta a la salida.
• Reconocer el papel de los multiplexores en la construccion de sistemas de procesamiento de datos mas grandes.
• Aplicar conceptos de multiplexores para disenar seleccion de datos, sistemas de bus y generadores de funciones logicas.
• Comprender la diferencia entre multiplexado a nivel de bit y a nivel de palabra.

Ejemplos de uso

• Seleccion de datos: Elegir entre multiples fuentes de datos en una CPU o sistema digital.
• Enrutamiento de bus: Gestionar el acceso a buses compartidos en arquitectura de computadoras.
• Generacion de funciones: Implementar funciones logicas arbitrarias seleccionando de resultados precalculados.
• Conversion paralelo a serie: Seleccionar secuencialmente bits de una palabra paralela para transmision serie.
• Gestion de dispositivos de entrada: Seleccionar entre multiples perifericos de entrada en un sistema de control.
• Multiplexado por division de tiempo: Compartir un canal comun entre multiples senales en sistemas de comunicacion.

Notas tecnicas

• El multiplexor de 4 a 1 se puede implementar usando puertas logicas basicas (tipicamente 4 puertas AND, 2 inversores y 1 puerta OR).
• Tambien se puede construir conectando en cascada tres multiplexores de 2 a 1.
• La expresion booleana para la salida es: Y = (I0·!S1·!S0) + (I1·!S1·S0) + (I2·S1·!S0) + (I3·S1·S0).
• El retardo de propagacion es una consideracion importante al usar multiplexores en aplicaciones de alta velocidad.
• Multiplexores mas grandes (8 a 1, 16 a 1) se pueden construir combinando multiples multiplexores de 4 a 1.
• En aplicaciones de multiples bits, un arreglo de multiplexores se puede usar para conmutar multiples bits simultaneamente.
• En DigiSim.io, el comportamiento del multiplexor simula componentes digitales del mundo real con manejo adecuado de transiciones de seleccion.

Caracteristicas

• Configuracion de entrada:
  • Cuatro entradas de datos (I0, I1, I2, I3)
  • Dos entradas de seleccion (S1, S0) para elegir entre 4 entradas
• Configuracion de salida:
  • Una unica salida (Y)
• Retardo de propagacion:
  • Tipicamente 5-15ns (dependiente de la tecnologia)
  • Retardo desde el cambio de seleccion hasta el cambio de salida
  • Retardo desde el cambio de entrada de datos hasta el cambio de salida
• Consumo de energia:
  • Bajo a moderado
  • Aumenta con la frecuencia de conmutacion
• Fan-out:
  • Tipicamente 10-50 puertas (dependiente de la tecnologia)
• Niveles logicos:
  • Compatible con familias logicas estandar (TTL, CMOS)
• Complejidad del circuito:
  • Media (requiere 4 puertas AND, 1 puerta OR y 2 inversores en implementacion basica)
• Velocidad:
  • Mas rapido que multiplexores mas grandes (8 a 1, 16 a 1)
  • Adecuado para aplicaciones de velocidad media
• Integridad de senal:
  • Mantiene la fuerza de la senal
  • Degradacion minima de la senal a traves de la ruta de seleccion

Metodos de implementacion

1. Usando puertas logicas basicas
   • Implementado usando puertas AND, puertas OR e inversores
   • Cada entrada se controla con una combinacion unica de lineas de seleccion

graph TB
    Input0[I0] --> AndGate0[AND Gate]
    Input1[I1] --> AndGate1[AND Gate]
    Input2[I2] --> AndGate2[AND Gate]
    Input3[I3] --> AndGate3[AND Gate]
    
    Select0[S0] --> NotGate0[NOT]
    Select1[S1] --> NotGate1[NOT]
    
    NotGate0 --> AndGate0
    NotGate1 --> AndGate0
    
    Select0 --> AndGate1
    NotGate1 --> AndGate1
    
    NotGate0 --> AndGate2
    Select1 --> AndGate2
    
    Select0 --> AndGate3
    Select1 --> AndGate3
    
    AndGate0 --> OrGate[OR Gate]
    AndGate1 --> OrGate
    AndGate2 --> OrGate
    AndGate3 --> OrGate
    
    OrGate --> OutputY[Y Output]

Verdad:

• I0 seleccionada cuando S1=0, S0=0 (ambos invertidos)
• I1 seleccionada cuando S1=0, S0=1
• I2 seleccionada cuando S1=1, S0=0
• I3 seleccionada cuando S1=1, S0=1 (ambos verdaderos)

2. Usando multiplexores de 2 a 1
   • Construido conectando en cascada tres multiplexores de 2 a 1
   • La seleccion S0 controla la primera etapa, S1 controla la etapa final

graph LR
    I0[I0] --> MUX1[2:1 MUX]
    I1[I1] --> MUX1
    I2[I2] --> MUX2[2:1 MUX]
    I3[I3] --> MUX2
    
    MUX1 --> MUX3[2:1 MUX]
    MUX2 --> MUX3
    
    S0[S0] --> MUX1
    S0 --> MUX2
    S1[S1] --> MUX3
    
    MUX3 --> Y[Y Output]

Operacion: S0 selecciona entre I0/I1 e I2/I3. S1 selecciona entre los dos resultados intermedios.

3. Usando decodificador y buferes tri-estado

   • Un decodificador de 2 a 4 genera senales de habilitacion para buferes tri-estado
   • Cada entrada conectada a su propio bufer tri-estado
   • Solo un bufer habilitado a la vez

4. Circuitos integrados

   • Disponible en familias logicas de la serie 74xx (por ejemplo, 74153, 74HC153)
   • A menudo se proporcionan como multiplexores duales de 4 a 1 en un solo paquete

Aplicaciones

1. Seleccion y enrutamiento de datos

   • Seleccionar entre multiples fuentes de datos
   • Enrutar datos en sistemas orientados a bus
   • Seleccion de canales en sistemas de comunicacion

2. Direccionamiento de memoria

   • Multiplexado de direcciones en sistemas de memoria
   • Seleccion de ruta de datos en operaciones de acceso a memoria

3. Control de ruta de datos

   • Seleccion de entrada de ALU en microprocesadores
   • Acceso a archivo de registros en CPUs

4. Comunicacion digital

   • Multiplexado por division de tiempo
   • Seleccion de canales en interfaces de comunicacion

5. Pruebas y medicion

   • Seleccion de senales en equipos de prueba automatizados
   • Seleccion de sondas en sistemas de adquisicion de datos

6. Generacion de funciones

   • Implementar funciones booleanas arbitrarias
   • Implementaciones de tablas de consulta

7. Sistemas de control

   • Seleccion de modo en maquinas de estados
   • Seleccion de ruta de retroalimentacion en lazos de control

Limitaciones

1. Limitacion de ruta de datos

   • Limitado a 4 fuentes de entrada
   • Se necesitan multiples unidades para multiplexado mas amplio

2. Dependencias de linea de seleccion

   • Las lineas de seleccion deben estar estables antes de que la salida valida este disponible
   • Pueden ocurrir fallos durante las transiciones de linea de seleccion

3. Retardo de propagacion

   • El retardo de senal a traves del multiplexor puede afectar el temporizado en sistemas de alta velocidad
   • El retardo aumenta ligeramente con el numero de entradas

4. Limitaciones de fan-out

   • La salida puede requerir almacenamiento en bufer para aplicaciones de alto fan-out
   • Degradacion de integridad de senal con lineas de transmision largas

5. Consumo de energia

   • Aumenta con la frecuencia de conmutacion
   • Todas las rutas de entrada consumen algo de energia incluso cuando no estan seleccionadas en ciertas implementaciones

Detalle de implementacion del circuito

Expresion booleana

El multiplexor de 4 a 1 se puede describir mediante la siguiente expresion booleana:

Y = (I0 · !S1 · !S0) + (I1 · !S1 · S0) + (I2 · S1 · !S0) + (I3 · S1 · S0)

Donde:

• I0, I1, I2, I3 son las entradas de datos
• S1, S0 son las entradas de seleccion
• Y es la salida
• "·" representa AND logico
• "+" representa OR logico
• "!" representa NOT logico

Analisis de implementacion

En la implementacion a nivel de puertas, cada entrada se habilita mediante una combinacion unica de las lineas de seleccion:

• I0 se selecciona cuando S1=0 y S0=0
• I1 se selecciona cuando S1=0 y S0=1
• I2 se selecciona cuando S1=1 y S0=0
• I3 se selecciona cuando S1=1 y S0=1

Componentes relacionados

• Multiplexor de 2 a 1: Version mas simple con una linea de seleccion y dos entradas
• Multiplexor de 8 a 1: Version extendida con tres lineas de seleccion y ocho entradas
• Multiplexor de 16 a 1: Version mas grande con cuatro lineas de seleccion y dieciseis entradas
• Demultiplexor: Realiza la operacion inversa, enrutando una unica entrada a una de multiples salidas
• Decodificador: Convierte valores binarios a senales uno-caliente, a menudo usado con multiplexores
• Codificador: Realiza la inversa de un decodificador, convirtiendo senales uno-caliente a binario
• Bufer tri-estado: Usado en algunas implementaciones de multiplexores para conectar entradas a un bus comun
• Puerta de transmision: Enfoque de implementacion alternativo para multiplexores en tecnologia CMOS