Demultiplexor 1 a 4

Descripcion general

• Proposito: El demultiplexor 1 a 4 (DEMUX) es un circuito digital que enruta una unica senal de entrada a una de cuatro posibles lineas de salida segun los valores de dos lineas de seleccion. Funciona como un distribuidor de datos, dirigiendo los datos de entrada a un destino seleccionado.
• Simbolo: El demultiplexor 1 a 4 se representa como un bloque rectangular con una entrada de datos (D), dos entradas de seleccion (S1, S0) y cuatro salidas de datos (Y0-Y3).
• Rol en DigiSim.io: Sirve como componente fundamental de distribucion de datos en circuitos digitales, permitiendo el enrutamiento selectivo de senales a multiples destinos y formando la base para redes de decodificacion de direcciones y distribucion de datos.

Descripcion funcional

Comportamiento logico

El demultiplexor 1 a 4 dirige su unica entrada a una de cuatro salidas segun el valor binario de las entradas de seleccion. Las entradas de seleccion actuan como un numero binario de 2 bits que determina que salida recibira el valor de entrada. Todas las demas salidas permanecen en logica 0.

Tabla de verdad:

S1	S0	Y0	Y1	Y2	Y3	Salida activa
0	0	D	0	0	0	Salida 0
0	1	0	D	0	0	Salida 1
1	0	0	0	D	0	Salida 2
1	1	0	0	0	D	Salida 3

Nota: D es el valor de la entrada de datos; solo una salida esta activa a la vez.

Entradas y salidas

• Entradas:

  • D: Entrada de datos de 1 bit que se enruta a la salida seleccionada.
  • S1, S0: Dos entradas de seleccion de 1 bit que determinan que salida recibe los datos de entrada.
  • Algunas implementaciones pueden incluir una entrada adicional de habilitacion (EN) que puede desactivar todas las salidas.

• Salidas:

  • Y0, Y1, Y2, Y3: Cuatro salidas de datos de 1 bit, de las cuales solo una esta activa (igual a D) a la vez.

Parametros configurables

• Tipo de salida: Si las salidas inactivas estan en BAJO o en alta impedancia.
• Control de habilitacion: Algunas implementaciones incluyen una entrada de habilitacion que puede desactivar todas las salidas.
• Nivel activo: Si el demultiplexor opera con logica activa en alto o activa en bajo.
• Retardo de propagacion: El tiempo que tardan las salidas en cambiar despues de que cambian las entradas de seleccion.

Representacion visual en DigiSim.io

El demultiplexor 1 a 4 se muestra como un bloque rectangular con entradas etiquetadas en el lado izquierdo (D, S1, S0) y salidas (Y0, Y1, Y2, Y3) en el lado derecho. Cuando se conecta en un circuito, el componente indica visualmente la ruta de datos activa mediante cambios de color en los cables de conexion, mostrando que salida esta actualmente seleccionada para recibir el valor de entrada.

Valor educativo

Conceptos clave

• Distribucion de senales: Demuestra como los sistemas digitales enrutan selectivamente datos a multiples destinos.
• Decodificacion binaria: Ilustra como los valores binarios controlan las rutas de senales en circuitos digitales.
• Decodificacion de direcciones: Muestra el mecanismo fundamental usado en la seleccion de memoria y direcciones de E/S.
• Enrutamiento de datos: Presenta como una unica fuente puede conectarse a uno de varios destinos posibles.
• Logica combinacional: Refuerza la comprension de como las compuertas logicas implementan funciones de enrutamiento de datos.

Objetivos de aprendizaje

• Comprender como los sistemas digitales distribuyen senales segun controles de seleccion.
• Aprender como los valores de seleccion binarios determinan que salida recibe los datos de entrada.
• Reconocer la relacion inversa entre multiplexores y demultiplexores.
• Aplicar conceptos de demultiplexores para disenar decodificadores de direcciones, redes de distribucion de datos y sistemas de control.
• Comprender como los demultiplexores expanden senales de control limitadas a multiples puntos finales.

Ejemplos de uso/Escenarios

• Decodificacion de direcciones: Seleccion de chips de memoria o dispositivos de E/S especificos segun bits de direccion.
• Distribucion de datos: Enrutamiento de datos a uno de varios destinos posibles.
• Expansion de puertos de E/S: Expansion de un unico puerto de salida para controlar multiples dispositivos.
• Demultiplexacion por division de tiempo: Separacion de senales multiplexadas en el tiempo de vuelta a canales individuales.
• Enrutamiento de senales de control: Direccion de senales de control a subsistemas especificos segun codigos de operacion.
• Sistemas de visualizacion: Seleccion de digitos o segmentos individuales en pantallas multiplexadas.

Notas tecnicas

• El demultiplexor 1 a 4 puede implementarse usando compuertas logicas basicas (tipicamente 4 compuertas AND y 2 inversores).
• Tambien puede construirse combinando un decodificador de 2 a 4 con compuertas AND para habilitar los datos de entrada.
• Las expresiones booleanas para las salidas son:
  • Y0 = D · !S1 · !S0
  • Y1 = D · !S1 · S0
  • Y2 = D · S1 · !S0
  • Y3 = D · S1 · S0
• Los demultiplexores mas grandes (1 a 8, 1 a 16) pueden construirse agregando mas entradas de seleccion.
• Los demultiplexores y decodificadores estan estrechamente relacionados; un demultiplexor puede verse como un decodificador con una entrada de habilitacion.
• Los demultiplexores activos en bajo producen una salida BAJA en la linea seleccionada y ALTA en todas las demas.
• En DigiSim.io, el comportamiento del demultiplexor simula componentes digitales del mundo real con manejo adecuado de transiciones de seleccion.

Caracteristicas

• Configuracion de entradas:
  • Una entrada de datos (D)
  • Dos entradas de seleccion (S1, S0) para elegir entre 4 salidas
• Configuracion de salidas:
  • Cuatro salidas (Y0, Y1, Y2, Y3)
  • Solo una salida activa a la vez
• Retardo de propagacion:
  • Tipicamente 5-15ns (dependiente de la tecnologia)
  • Retardo desde cambio de seleccion hasta cambio de salida
  • Retardo desde cambio de entrada de datos hasta cambio de salida
• Consumo de energia:
  • Bajo a moderado
  • Aumenta con la frecuencia de conmutacion
• Fan-Out:
  • Cada salida tipicamente alimenta 10-50 compuertas (dependiente de la tecnologia)
• Niveles logicos:
  • Compatible con familias logicas estandar (TTL, CMOS)
• Complejidad del circuito:
  • Media (requiere 4 compuertas AND y 2 inversores en implementacion basica)
• Velocidad:
  • Mas rapido que demultiplexores mas grandes (1 a 8, 1 a 16)
  • Adecuado para aplicaciones de velocidad media
• Integridad de senal:
  • Mantiene la integridad de la senal en las salidas
  • Sin degradacion de senal a traves de la ruta de seleccion

Metodos de implementacion

1. Usando compuertas logicas basicas
   • Implementado usando compuertas AND e inversores
   • Cada salida esta habilitada con una combinacion unica de lineas de seleccion

graph TB
    DataIn[Data Input D] --> AndGate0[AND Gate]
    DataIn --> AndGate1[AND Gate]
    DataIn --> AndGate2[AND Gate]
    DataIn --> AndGate3[AND Gate]
    
    Select0[S0] --> NotGate0[NOT]
    Select1[S1] --> NotGate1[NOT]
    
    NotGate0 --> AndGate0
    NotGate1 --> AndGate0
    
    Select0 --> AndGate1
    NotGate1 --> AndGate1
    
    NotGate0 --> AndGate2
    Select1 --> AndGate2
    
    Select0 --> AndGate3
    Select1 --> AndGate3
    
    AndGate0 --> OutputY0[Y0 Output]
    AndGate1 --> OutputY1[Y1 Output]
    AndGate2 --> OutputY2[Y2 Output]
    AndGate3 --> OutputY3[Y3 Output]

Logica de seleccion:

• Y0: S1=0, S0=0 (ambos invertidos)
• Y1: S1=0, S0=1
• Y2: S1=1, S0=0
• Y3: S1=1, S0=1

2. Usando un decodificador con compuerta de entrada
   • El decodificador de 2 a 4 genera senales de seleccion
   • Cada salida del decodificador se combina con AND con la entrada de datos

graph LR
    S0[S0] --> DEC[2-to-4 Decoder]
    S1[S1] --> DEC
    
    DEC -->|E0| AND0[AND]
    DEC -->|E1| AND1[AND]
    DEC -->|E2| AND2[AND]
    DEC -->|E3| AND3[AND]
    
    D[Data D] --> AND0
    D --> AND1
    D --> AND2
    D --> AND3
    
    AND0 --> Y0[Y0]
    AND1 --> Y1[Y1]
    AND2 --> Y2[Y2]
    AND3 --> Y3[Y3]

Operacion: El decodificador selecciona una linea de habilitacion segun S1:S0, las compuertas AND enrutan los datos a la salida seleccionada.

3. Usando multiplexores en reversa

   • Conectando la entrada de datos a todas las entradas de un multiplexor
   • Usando las salidas como senales de habilitacion para buffers tri-estado

4. Circuitos integrados

   • Disponible en familias logicas de la serie 74xx (p. ej., 74139, 74HC139)
   • A menudo proporcionados como demultiplexores duales de 1 a 4 en un unico encapsulado

Aplicaciones

1. Distribucion de datos

   • Enrutamiento de una unica fuente de datos a multiples destinos
   • Seleccion de canal en sistemas de comunicacion
   • Demultiplexacion por division de tiempo en telecomunicaciones

2. Sistemas de memoria

   • Decodificacion de direcciones para seleccion de chips de memoria
   • Seleccion de banco de memoria en sistemas multi-banco
   • Seleccion de registros en archivos de registros

3. Sistemas de control digital

   • Distribucion de senales de control
   • Enrutamiento de comandos en sistemas de microprocesadores
   • Seleccion de modo en dispositivos multi-modo

4. Expansion de puertos de E/S

   • Expansion de puertos de E/S limitados en microcontroladores
   • Conversion de datos serie a paralelo
   • Seleccion de dispositivos perifericos

5. Enrutamiento de senales

   • Enrutamiento de senales de reloj o control a subsistemas especificos
   • Control de bus en sistemas multi-dispositivo
   • Distribucion de senales en equipos de prueba

6. Expansion de decodificador

   • Creacion de decodificadores mas grandes (p. ej., 3 a 8, 4 a 16)
   • Decodificacion de direcciones de memoria en sistemas de memoria mas grandes
   • Decodificacion de comandos en conjuntos de instrucciones complejos

7. Sistemas de visualizacion

   • Seleccion de digitos en pantallas multiplexadas
   • Enrutamiento de segmentos en sistemas de pantalla LED/LCD
   • Direccionamiento de pixeles en matrices de visualizacion pequenas

Limitaciones

1. Limitacion de activacion de salida

   • Solo una salida activa a la vez
   • No puede distribuir datos a multiples salidas simultaneamente

2. Dependencias de lineas de seleccion

   • Las lineas de seleccion deben estar estables antes de que la salida sea valida
   • Pueden ocurrir glitches durante transiciones de lineas de seleccion

3. Retardo de propagacion

   • El retardo de senal a traves del demultiplexor puede afectar la temporizacion en sistemas de alta velocidad
   • El retardo aumenta ligeramente con el numero de salidas

4. Limitaciones de fan-out

   • Cada salida tiene capacidad de excitacion limitada
   • Puede requerir buffers para aplicaciones de alto fan-out

5. Consumo de energia

   • Aumenta con la frecuencia de conmutacion
   • Las salidas inactivas aun consumen energia estatica en algunas implementaciones

Detalle de implementacion del circuito

Expresiones booleanas

El demultiplexor 1 a 4 puede describirse mediante las siguientes expresiones booleanas:

Y0 = D · !S1 · !S0
Y1 = D · !S1 · S0
Y2 = D · S1 · !S0
Y3 = D · S1 · S0

Donde:

• D es la entrada de datos
• S1, S0 son las entradas de seleccion
• Y0, Y1, Y2, Y3 son las salidas
• "·" representa AND logico
• "!" representa NOT logico

Analisis de implementacion

En la implementacion a nivel de compuertas, cada salida esta habilitada por una combinacion unica de las lineas de seleccion:

• Y0 esta activa cuando S1=0 y S0=0
• Y1 esta activa cuando S1=0 y S0=1
• Y2 esta activa cuando S1=1 y S0=0
• Y3 esta activa cuando S1=1 y S0=1

Componentes relacionados

• Demultiplexor 1 a 2: Version mas simple con una linea de seleccion y dos salidas
• Demultiplexor 1 a 8: Version extendida con tres lineas de seleccion y ocho salidas
• Demultiplexor 1 a 16: Version mas grande con cuatro lineas de seleccion y dieciseis salidas
• Multiplexor 4 a 1: Realiza la operacion inversa, seleccionando una de multiples entradas
• Decodificador 2 a 4: Componente similar pero activa una de multiples salidas segun la entrada binaria
• Codificador: Realiza la operacion inversa de un decodificador
• Controlador de bus: A menudo combinado con demultiplexores para sistemas orientados a bus
• Buffer tri-estado: Usado en implementaciones de demultiplexor para aplicaciones de bus compartido