寄存器
概述
- 用途：寄存器是一种数字存储组件，用于存储多位二进制数据。与存储一位的单个触发器不同，寄存器由多个触发器组成，用于存储完整的二进制字。
- 符号：寄存器由一个矩形方块表示，包含4个数据输入（D0-D3）、时钟输入（CLK）、加载使能（LD）、清除（CLR）和4个数据输出（Q0-Q3）。
- DigiSim.io 角色：作为数字系统中基本的时序逻辑构建模块，在处理操作期间提供二进制信息的临时存储。
功能描述
逻辑行为
寄存器在时钟信号触发时捕获并存储其数据输入上的值。存储的值保持不变，直到下一个时钟触发或应用复位/清除信号。
真值表（4位寄存器）：
| CLR | LD | CLK | D[3:0] | Q[3:0]（下一状态） | 操作 |
|---|---|---|---|---|---|
| 1 | X | X | xxxx | 0000 | 异步清除 |
| 0 | 1 | ↑ | abcd | abcd | 同步加载 |
| 0 | 0 | ↑ | xxxx | Q (prev) | 保持（不加载） |
| 0 | X | 0 | xxxx | Q (prev) | 保持（无时钟沿） |
注：↑ 表示时钟上升沿，X 表示"无关"，"prev" 表示前一状态。CLR 为高电平有效且异步——无论 CLK 如何，它都会立即复位寄存器。数据仅在 LD=1 且时钟上升沿时加载。
输入和输出
输入（共7个）：
- D0：引脚 0。数据输入位 0（LSB）。
- D1：引脚 1。数据输入位 1。
- D2：引脚 2。数据输入位 2。
- D3：引脚 3。数据输入位 3（MSB）。
- CLK：引脚 4。时钟输入——当 LD 为高电平时，数据在上升沿加载。
- LD（加载）：引脚 5。加载使能——当高电平在时钟上升沿时，数据输入被锁存到寄存器中。
- CLR（清除）：引脚 6。异步清除——当高电平时，无论时钟如何，将所有存储位复位为零。
输出（共4个）：
- Q0：引脚 0。输出位 0（LSB）。
- Q1：引脚 1。输出位 1。
- Q2：引脚 2。输出位 2。
- Q3：引脚 3。输出位 3（MSB）。
可配置参数
- 位宽：寄存器可存储的位数（通常为4、8、16等）。
- 时钟边沿灵敏度：寄存器响应上升沿还是下降沿。
- 异步与同步控制：清除和其他控制信号相对于时钟的行为方式。
- 传播延迟：触发事件后输出变化所需的时间。
DigiSim.io 中的视觉表示
寄存器显示为矩形方块，左侧标注输入（D[n:0]、CLK、CLR等），右侧为输出（Q[n:0]）。时钟输入通常用三角形符号标记，表示边沿灵敏。在电路中连接时，组件通过输出值和连接线的颜色变化直观显示其当前状态。
教育价值
核心概念
- 数据存储：演示数字电路如何存储多位信息。
- 同步操作：说明由时钟信号触发的操作概念。
- 存储元件：介绍计算机存储系统的基本构建模块。
- 二进制字处理：展示计算机如何处理多位数据字而非单个位。
- 状态保持：演示数字系统如何在时钟周期之间保持状态。
学习目标
- 理解寄存器如何在时钟周期内存储和维护二进制数据。
- 学习时序电路中时钟信号与数据捕获之间的关系。
- 认识寄存器在数据处理和临时存储中的作用。
- 将寄存器概念应用于设计更复杂的时序电路，如计数器和移位寄存器。
- 理解组合逻辑（无记忆功能）与时序逻辑（保持状态）之间的区别。
使用示例/场景
- 数据存储：在CPU中临时保存计算结果。
- 地址寄存器：在取指-执行周期中存储内存地址。
- 数据缓冲器：在不同速度运行的系统之间的接口边界保持数据。
- 指令寄存器：在CPU中存储当前指令。
- 流水线阶段：在流水线架构中创建顺序处理阶段。
- 并行到串行转换：存储并行数据以进行逐位串行传输。
技术说明
- 寄存器通常使用D触发器实现，每个存储位一个触发器。
- 组成触发器的建立时间和保持时间要求决定了可靠寄存器操作的时序约束。
- 在 DigiSim.io 中，寄存器模拟典型的边沿触发行为，并提供清晰的状态转换视觉反馈。
- 寄存器是更复杂时序组件（如移位寄存器、计数器和存储阵列）的基础。
- 专用寄存器包括累加器（用于算术运算）、状态寄存器（用于条件标志）和索引寄存器（用于内存寻址）。
特性
- 字长：通常为 4、8、16、32 或 64 位（可以是任意数）
- 存储容量：等于寄存器中的位数（触发器数量）
- 工作模式：
- 加载（写入）：将新数据存入寄存器
- 读取：输出当前存储的数据
- 清除/复位：将所有位设为 0
- 置位：将所有位设为 1
- 移位：在寄存器内左移或右移数据
- 时序控制：通常与时钟信号同步
- 速度：由触发器传播延迟决定（典型建立时间：2-5ns）
- 功耗：与触发器数量和开关频率成正比
寄存器类型
- 数据寄存器：存储通用数据值
- 移位寄存器：允许数据左移或右移
- SISO（串入串出）
- SIPO（串入并出）
- PISO（并入串出）
- PIPO（并入并出）
- 缓冲寄存器：系统组件之间的临时存储
- 地址寄存器：保存内存地址
- 指令寄存器：保存处理器指令
- 状态寄存器：存储条件标志和状态信息
- 累加寄存器：用于算术运算的专用寄存器
应用
- 微处理器和微控制器：用于CPU寄存器
- 存储系统：作为地址和数据寄存器
- I/O接口：不同速度域之间的缓冲
- 算术逻辑单元（ALU）：用于操作数存储
- 数据转换：在ADC和DAC中
- 信号处理：用于数据缓冲和流水线
- 通信系统：并行到串行和串行到并行转换
- 计数器：作为二进制计数器中的存储元件
- 状态机：时序电路中的状态存储
- 显示驱动器：保持显示数据
实现
寄存器可以使用以下方式实现：
触发器：
- D触发器（最常用）
- JK触发器
- T触发器
集成电路：
- 74174/74175：六/四D型触发器
- 74273：带清除的八D型触发器
- 74377/74378：带时钟使能的八D型触发器
- 74595：带输出锁存器的8位移位寄存器
- 74299：8位通用移位寄存器
存储技术：
- 静态RAM单元
- 动态RAM单元（需刷新）
- FPGA中的触发器阵列
电路实现
使用D触发器的基本4位寄存器：
graph LR
D0[D bit 0] --> FF0[D Flip-Flop 0]
D1[D bit 1] --> FF1[D Flip-Flop 1]
D2[D bit 2] --> FF2[D Flip-Flop 2]
D3[D bit 3] --> FF3[D Flip-Flop 3]
CLK[Clock] --> FF0
CLK --> FF1
CLK --> FF2
CLK --> FF3
FF0 --> Q0[Q bit 0]
FF1 --> Q1[Q bit 1]
FF2 --> Q2[Q bit 2]
FF3 --> Q3[Q bit 3]
结构：所有触发器共享一个公共时钟信号，实现同步操作。
相关组件
- 触发器：寄存器的基本构建模块（D、JK、T）
- 锁存器：与寄存器类似，但为电平触发而非边沿触发
- 计数器：使用寄存器来计数脉冲的时序电路
- 移位寄存器：用于移位操作的专用寄存器
- 存储模块：更大的存储元件阵列（RAM、ROM）
- 多路复用器：常与寄存器配合使用进行数据选择
- 总线系统：连接多个寄存器进行数据传输
- 微处理器：包含多种用途的多个寄存器
- 存储缓冲器：用于与存储系统接口的专用寄存器
- I/O控制器：使用寄存器在不同系统之间缓冲数据
