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Demultiplexer (1-to-8)

Demultiplexer (1-to-8)

Multiplexers/Demultiplexers signal_cellular_alt_2_bar Intermediate schedule 20 min
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1选8多路分配器（DEMUX）

概述

  • 用途：1选8多路分配器是一种数字电路，它根据三条选择线的值将单一输入信号路由到八个可能的输出之一，本质上是将输入数据分配到特定的目标。
  • 符号：通常表示为一个矩形方块，具有一个数据输入（DATA）、三个选择输入（S0-S2）和八个输出（Y0-Y7）。
  • DigiSim.io 中的角色：作为数字系统中数据分配、地址解码和控制信号路由的关键组件，允许将信号选择性地传输到多个目标。

demultiplexer 1to8 component

功能描述

逻辑行为

1选8多路分配器将输入数据引导到由选择输入的二进制值指示的特定输出线。仅一个输出（与选择线值对应的）接收输入数据，而所有其他输出保持非活动状态。如果输入数据为低电平，则无论选择值如何，所有输出均保持低电平。

真值表：

S2 S1 S0 DATA Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 1
0 0 1 1 0 0 0 0 0 0 1 0
0 1 0 1 0 0 0 0 0 1 0 0
0 1 1 1 0 0 0 0 1 0 0 0
1 0 0 1 0 0 0 1 0 0 0 0
1 0 1 1 0 0 1 0 0 0 0 0
1 1 0 1 0 1 0 0 0 0 0 0
1 1 1 1 1 0 0 0 0 0 0 0

注：当 DATA = 0 时，无论选择值如何，所有输出均保持为0。

输入和输出

  • 输入：

    • DATA：1位输入信号，将被路由到八个输出之一。
    • S0：3位选择输入的最低有效位（LSB）。
    • S1：3位选择输入的中间位。
    • S2：3位选择输入的最高有效位（MSB）。

  • 输出：

    • Y0-Y7：八个1位输出，使能时同一时刻仅一个可以处于活动状态。具体的活动输出由 S2、S1 和 S0 的二进制值决定。

可配置参数

  • 输出逻辑：输出是高电平有效还是低电平有效。
  • 使能逻辑：使能输入是高电平有效还是低电平有效。
  • 多重使能：某些实现支持多个使能输入（具有AND/OR功能）。
  • 输出类型：标准、开集电极或开漏输出配置。
  • 传播延迟：输入变化后输出改变所需的时间。

DigiSim.io 中的可视化表示

1选8多路分配器显示为一个矩形方块，左侧有输入引脚（DATA、S0、S1、S2），右侧有八个输出引脚（Y0-Y7）。当连接到电路中时，该组件通过连接线的颜色变化直观地指示活动的数据路径。

教育价值

核心概念

  • 信号分配：演示数字系统如何将单一信号路由到多个可能的目标。
  • 二进制寻址：展示二进制编码如何选择特定的输出通道。
  • 选择性激活：说明系统如何根据地址激活多个组件中的一个。
  • 数据路由：介绍信号路由和通道选择的基本概念。
  • 逆多路复用：演示多路复用的互补操作。

学习目标

  • 理解多路分配器如何根据选择线的值路由信号。
  • 学习二进制编码与已激活输出之间的关系。
  • 认识多路分配器如何用于地址解码和数据分配。
  • 应用多路分配器概念创建更大的数字系统。
  • 理解数字设计中多路复用器和多路分配器之间的对偶性。
  • 培养数字电路中信号路由和分配的技能。

使用场景

  • 存储器寻址：根据地址位选择八个存储芯片之一。
  • I/O 端口扩展：将控制信号分配到多个外设。
  • 并行数据生成：通过在不同时间将每个位路由到不同输出，将串行数据转换为并行数据。
  • 控制信号分配：根据操作码将控制信号引导到特定子系统。
  • 通道选择：将音频或数据信号路由到特定的输出通道。
  • 选择性组件激活：为了节能，启用多个同类组件中的一个。
  • 串行转并行转换：在通信系统中将顺序位分配到并行输出。

技术说明

  • 1选8多路分配器可以使用3-8解码器后接AND门来实现。
  • 每条输出线遵循布尔函数：Y(n) = DATA • EN • (S2, S1, S0 == n)。
  • 常见IC实现包括74138加上额外的AND门作为数据输入。
  • 级联两个1选4多路分配器加上一个额外的选择位可以创建1选8多路分配器。
  • 在标准IC实现中传播延迟通常为 10-25ns，取决于技术。
  • 在 DigiSim.io 中，多路分配器准确地模拟了标准多路分配器电路的操作，根据选择输入显示正确的信号路由。

特性

  • 输入配置：

    • 一个数据输入（DATA）
    • 三个选择输入（S0、S1、S2）
    • 可选使能输入（EN）
    • 输入负载与所使用的逻辑族一致
    • 标准逻辑电平（通常兼容TTL或CMOS）
    • 某些实现可能包含低电平有效使能
    • 某些实现可能包含多个使能输入（AND/OR功能）
    • 典型的静电放电输入保护

  • 输出配置：

    • 八个互斥输出（Y0-Y7）
    • 高电平有效或低电平有效输出，取决于实现
    • 同一时刻仅一个输出处于活动状态（当 DATA = 1 时）
    • 多路分配器禁用时所有输出非活动
    • DATA = 0 时所有输出非活动（无论选择值如何）
    • 能够驱动标准数字负载
    • 可能包含开集电极/开漏变体
    • 输出负载影响传播延迟

  • 功能：

    • 将单一输入路由到八个输出之一
    • 选择线决定哪个输出接收输入
    • 使能输入控制整体操作
    • 组合逻辑操作（无需时钟）
    • 可级联以获得更多输出
    • 二进制到独热码分配
    • 常用于总线系统中的低电平有效输出
    • 输出仅由当前输入状态决定

  • 传播延迟：

    • 数据输入到输出：典型 7-20ns
    • 选择输入到输出：典型 10-25ns
    • 使能到输出：典型 8-22ns
    • 取决于技术（TTL、CMOS 等）
    • 所有输出路径的延迟一致性是理想的
    • 高速数据分配中的关键参数
    • 受输出负载影响
    • 对温度和电压敏感

  • 扇出：

    • 每个输出通常驱动 10-20 个标准负载
    • 输出电流能力由逻辑族定义
    • 高扇出情况可能需要缓冲
    • 活动输出必须为目标设备提供足够的驱动
    • 与逻辑族规格一致
    • 同一族中不同器件可能有所不同
    • 对可靠信号分配至关重要

  • 功耗：

    • 低到中等的功率需求
    • CMOS 实现中静态功率最小
    • 动态功率随开关频率增加
    • 与开关活动成正比
    • 取决于技术（CMOS 静态功率最低）
    • 功率随扇出负载增加
    • 典型值：活动 5-25mW，待机 <1mW（CMOS）

  • 电路复杂度：

    • 中等复杂度
    • 使用基本逻辑门实现
    • AND 基或 NAND 基实现常见
    • 解码器后接AND门结构
    • 使能功能的附加逻辑
    • 集成实现减少外部元件数量
    • 与所提供功能相比复杂度最小

实现方法

  1. 基于解码器的实现

    • 由3-8解码器和AND门构建
    • 解码器将选择线转换为独热码格式
    • 每个输出使用一个AND门，包含解码器输出和数据输入
    • 使能信号控制解码器
    • 最常见且最直接的实现
    • 寻址和数据之间有清晰的功能分离
    • 多路分配原理的教学示例
    • 可利用现有的解码器组件

  2. 门级直接实现

    • 直接由基本逻辑门（AND、NOT）构建
    • 每个输出需要一个4输入AND门（3个选择输入 + 数据）
    • 输入反相器根据需要生成互补信号
    • 无中间解码器级
    • 门数更多但可能比基于解码器的方式更快
    • 多路分配器功能的直接实现
    • 有助于理解基本操作
    • 规整的结构简化了布局

  3. 集成电路实现

    • 专用多路分配器IC：74xx138加AND门
    • 各种功能：使能、锁存、开集电极
    • 多种逻辑族可用
    • 时序和负载特性完善
    • 标准接口和引脚排列
    • 常用于数据分配和控制信号路由
    • 多个使能输入用于级联
    • 经济高效、空间占用小的解决方案

  4. 传输门实现

    • 使用CMOS传输门作为开关
    • 比门级方式传播延迟更低
    • 在CMOS技术中高效
    • 更低的功耗
    • 对信号完整性问题更敏感
    • 需要精心设计
    • 在现代CMOS集成电路中常见
    • 非常适合ASIC/FPGA实现

  5. 基于多路复用器的实现

    • 使用重新配置连接的多路复用器
    • 将数据输入连接到所有多路复用器输入
    • 选择线控制哪条路径处于活动状态
    • 可利用可用的多路复用器组件
    • 演示多路复用器和多路分配器之间的对偶性
    • 当多路分配器不可用时的替代方案
    • 可能具有不同的时序特性
    • 在资源受限的设计中有用

  6. FPGA/ASIC 实现

    • 使用LUT或专用资源实现
    • 针对目标技术优化
    • 从HDL描述合成
    • 可包含附加功能
    • 工具优化资源利用
    • 可根据需求自定义性能
    • 可与其他逻辑深度集成
    • 复杂系统的现代实现方式

  7. 树形结构实现

    • 1选2多路分配器的层次结构
    • 第一级使用S2，第二级S1，第三级S0
    • 对数延迟特性
    • 模块化、可扩展的设计
    • 在某些技术中可能更高效
    • 所有输出的均匀延迟
    • 演示分解方法的教育价值
    • 构建复杂功能的模块化方式

应用

  1. 数据分配

    • 将控制信号路由到多个目标
    • 总线架构信号分配
    • 子系统的选择性激活
    • 向特定目标广播命令
    • 配置信号路由
    • 控制字分配
    • 基于协议的选择性通信

  2. 存储器和存储系统

    • 存储芯片选择
    • 存储体使能
    • 写使能信号分配
    • 地址空间分区
    • 存储设备选择
    • 存储器映射I/O寻址
    • 缓存行选择

  3. 串行转并行转换

    • 将串行数据流转换为并行输出
    • 时分解复用
    • 通道分离
    • 串行接口的位分配
    • 协议解码
    • 帧拆解
    • 传感器数据分配

  4. 显示系统

    • 复用显示器中的段驱动
    • 显示矩阵中的行/列选择
    • 像素寻址
    • 字符位置选择
    • 显示模式控制信号路由
    • 背光区域控制
    • 色彩通道分配

  5. 通信系统

    • 通道分配
    • 接收器选择
    • 协议特定信令
    • 网络节点寻址
    • 数据包路由
    • 无线通信通道选择
    • 多标准系统中的接口选择

  6. 测试和调试

    • 在特定测试点进行信号注入
    • 诊断路由
    • 选择性电路激励
    • 错误模式生成
    • 系统验证
    • 故障隔离
    • 内建自测试控制

  7. 输入/输出扩展

    • GPIO 引脚倍增
    • I/O 端口扩展
    • 外设控制信号分配
    • 接口信号路由
    • 传感器选择
    • 执行器控制分配
    • 外部设备寻址

局限性

  1. 信号分配约束

    • 同一时刻仅一个输出处于活动状态
    • 无法同时将数据路由到多个输出
    • 选择期间输入信号必须有效
    • 扇出受输出驱动能力限制
    • 高负载应用可能需要缓冲
    • 传播延迟影响高速应用
    • 通道间隔离有限

  2. 时序考虑

    • 数据有效之前选择线必须稳定
    • 选择线转换期间可能出现毛刺
    • 建立和保持时间要求
    • 分配期间数据必须保持有效
    • 与系统时序的同步至关重要
    • 选择线变化到输出稳定的延迟
    • 异步系统中的竞争条件

  3. 可扩展性挑战

    • 线性输出增加对应指数级选择线增长
    • 16个输出需要4条选择线
    • 大型多路分配器需要大量资源
    • 更大实现的引脚数限制
    • 级联引入额外延迟
    • 复杂度随尺寸急剧增加
    • 测试复杂度呈指数增长

  4. 信号完整性问题

    • 输出通道之间的串扰
    • 高速切换时的地弹
    • 转换期间的电源噪声
    • 长走线上的传输线效应
    • 传输门实现中的时钟馈通
    • 多级信号退化
    • 高速下噪声裕度降低

  5. 实现权衡

    • 速度与功耗
    • 资源使用与性能
    • 主动与被动实现
    • 尺寸与模块化
    • 延迟匹配与元件数量
    • 驱动能力与集成密度
    • 定制与标准组件的使用

电路实现细节

基于解码器的1选8多路分配器

graph TB
    S0[S0] --> DEC[3-to-8 Decoder]
    S1[S1] --> DEC
    S2[S2] --> DEC
    EN[Enable] --> DEC
    
    DEC -->|Y0'| AND0[AND]
    DEC -->|Y1'| AND1[AND]
    DEC -->|Y2'| AND2[AND]
    DEC -->|Y3'| AND3[AND]
    DEC -->|Y4'| AND4[AND]
    DEC -->|Y5'| AND5[AND]
    DEC -->|Y6'| AND6[AND]
    DEC -->|Y7'| AND7[AND]
    
    DATA[Data Input] --> AND0
    DATA --> AND1
    DATA --> AND2
    DATA --> AND3
    DATA --> AND4
    DATA --> AND5
    DATA --> AND6
    DATA --> AND7
    
    AND0 --> Y0[Y0 Output]
    AND1 --> Y1[Y1 Output]
    AND2 --> Y2[Y2 Output]
    AND3 --> Y3[Y3 Output]
    AND4 --> Y4[Y4 Output]
    AND5 --> Y5[Y5 Output]
    AND6 --> Y6[Y6 Output]
    AND7 --> Y7[Y7 Output]

操作：解码器根据 S2:S1:S0 选择一条输出线，AND门将 DATA 路由到选定的输出。

门级直接实现（仅Y0输出）

graph LR
    Select0[S0] --> NotGate0[NOT]
    Select1[S1] --> NotGate1[NOT]
    Select2[S2] --> NotGate2[NOT]
    
    NotGate0 --> AndGate[AND Gate]
    NotGate1 --> AndGate
    NotGate2 --> AndGate
    DataIn[Data] --> AndGate
    EnablePin[Enable] --> AndGate
    
    AndGate --> OutputY0[Y0 Output]

Y0的逻辑：Y0 = DATA · /S2 · /S1 · /S0 · Enable（当 S2:S1:S0 = 000 时有效）

74HC138 + 74HC08 实现

配置：

组件 输入 输出 连接
74HC138 A, B, C Y0-Y7 选择输入 S0-S2
74HC138 G1, /G2A, /G2B Enable G1=1, /G2A=0, /G2B=0
74HC08 1A-4A, 1B-4B 1Y-4Y 将解码器输出与 DATA 进行AND运算

实现：

graph LR
    S[S2:S1:S0] --> DEC[74HC138 Decoder]
    DEC --> AND[74HC08 Quad AND]
    DATA[Data Input] --> AND
    AND --> OUT[Y0-Y7 Outputs]

操作：74HC138解码地址，74HC08将解码器输出与DATA信号进行AND运算。

注：G1是高电平有效使能，G2A、G2B是74HC138上的低电平有效使能输入。对于1选8多路分配器，将G1连接到逻辑1，G2A和G2B连接到逻辑0或将其用作使能输入。

相关组件

  • 1选2多路分配器：具有一条选择线的最简单多路分配器
  • 1选4多路分配器：具有两条选择线的中型多路分配器
  • 1选16多路分配器：具有四条选择线的更大多路分配器
  • 3-8解码器：常用于多路分配器实现的组件
  • 8选1多路复用器：执行1选8多路分配器的逆操作
  • 数据分配器：在某些应用中多路分配器的替代名称
  • 串行转并行转换器：使用多路分配原理进行转换
  • 总线多路分配器：专用于总线数据分配
  • 通道多路分配器：在通信系统中用于通道分离
  • 地址解码器：用于存储器和I/O寻址的相关组件

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