Démultiplexeur 1 vers 8 (DEMUX)

Vue d'ensemble

• Objectif : Le démultiplexeur 1 vers 8 est un circuit numérique qui achemine un seul signal d'entrée vers l'une de huit sorties possibles en fonction des valeurs de trois lignes de sélection, distribuant essentiellement les données d'entrée vers une destination spécifique.
• Symbole : Typiquement représenté par un bloc rectangulaire avec une entrée de données (DATA), trois entrées de sélection (S0-S2) et huit sorties (Y0-Y7).
• Rôle dans DigiSim.io : Sert de composant essentiel pour la distribution de données, le décodage d'adresses et le routage de signaux de commande dans les systèmes numériques, permettant la transmission sélective de signaux vers plusieurs destinations.

Description fonctionnelle

Comportement logique

Le démultiplexeur 1 vers 8 dirige les données d'entrée vers une ligne de sortie spécifique indiquée par la valeur binaire de ses entrées de sélection. Une seule sortie (correspondant aux valeurs des lignes de sélection) reçoit les données d'entrée, tandis que toutes les autres sorties restent inactives. Si les données d'entrée sont LOW, toutes les sorties restent LOW indépendamment des valeurs de sélection.

Table de vérité :

S2	S1	S0	DATA	Y7	Y6	Y5	Y4	Y3	Y2	Y1	Y0
0	0	0	0	0	0	0	0	0	0	0	0
0	0	0	1	0	0	0	0	0	0	0	1
0	0	1	1	0	0	0	0	0	0	1	0
0	1	0	1	0	0	0	0	0	1	0	0
0	1	1	1	0	0	0	0	1	0	0	0
1	0	0	1	0	0	0	1	0	0	0	0
1	0	1	1	0	0	1	0	0	0	0	0
1	1	0	1	0	1	0	0	0	0	0	0
1	1	1	1	1	0	0	0	0	0	0	0

Remarque : lorsque DATA = 0, toutes les sorties restent à 0 quelles que soient les valeurs de sélection.

Entrées et sorties

• Entrées :

  • DATA : signal d'entrée 1 bit acheminé vers l'une des huit sorties.
  • S0 : bit de poids faible (LSB) de l'entrée de sélection 3 bits.
  • S1 : bit du milieu de l'entrée de sélection 3 bits.
  • S2 : bit de poids fort (MSB) de l'entrée de sélection 3 bits.

• Sorties :

  • Y0-Y7 : huit sorties 1 bit, dont une seule peut être active à la fois lorsque l'opération est validée. La sortie active spécifique est déterminée par la valeur binaire de S2, S1 et S0.

Paramètres configurables

• Logique de sortie : indique si les sorties sont actives à l'état haut ou à l'état bas.
• Logique d'activation : indique si l'entrée d'enable est active à l'état haut ou bas.
• Activations multiples : certaines implémentations prennent en charge plusieurs entrées d'activation (avec fonctionnalité ET/OU).
• Type de sortie : configurations standard, collecteur ouvert ou drain ouvert.
• Délai de propagation : temps nécessaire pour que les sorties changent après une modification des entrées.

Représentation visuelle dans DigiSim.io

Le démultiplexeur 1 vers 8 est affiché sous la forme d'un bloc rectangulaire avec des broches d'entrée sur le côté gauche (DATA, S0, S1, S2) et huit broches de sortie (Y0-Y7) sur le côté droit. Une fois connecté dans un circuit, le composant indique visuellement le chemin de données actif par des changements de couleur sur les fils de connexion.

Valeur pédagogique

Concepts clés

• Distribution de signaux : démontre comment les systèmes numériques acheminent un signal unique vers plusieurs destinations possibles.
• Adressage binaire : montre comment des codes binaires peuvent sélectionner des canaux de sortie spécifiques.
• Activation sélective : illustre comment un système peut activer l'un des nombreux composants en fonction d'une adresse.
• Routage de données : présente les concepts fondamentaux de routage de signaux et de sélection de canaux.
• Multiplexage inverse : démontre l'opération complémentaire au multiplexage.

Objectifs d'apprentissage

• Comprendre comment les démultiplexeurs acheminent les signaux selon les valeurs des lignes de sélection.
• Apprendre la relation entre codes binaires et sorties activées.
• Reconnaître comment les démultiplexeurs peuvent servir au décodage d'adresses et à la distribution de données.
• Appliquer les concepts de démultiplexeur à la création de plus grands systèmes numériques.
• Comprendre la dualité entre multiplexeurs et démultiplexeurs en conception numérique.
• Développer des compétences en routage et distribution de signaux dans les circuits numériques.

Exemples d'utilisation / Scénarios

• Adressage mémoire : sélectionner l'une des huit puces mémoire en fonction des bits d'adresse.
• Extension de port E/S : distribuer des signaux de commande à plusieurs périphériques.
• Génération de données parallèles : convertir des données série en parallèle en acheminant chaque bit vers différentes sorties dans le temps.
• Distribution de signaux de commande : diriger des signaux de commande vers des sous-systèmes spécifiques selon des codes d'opération.
• Sélection de canal : acheminer des signaux audio ou de données vers des canaux de sortie spécifiques.
• Activation sélective de composants : activer l'un de plusieurs composants similaires pour l'efficacité énergétique.
• Conversion série vers parallèle : distribuer les bits séquentiels vers des sorties parallèles dans les systèmes de communication.

Notes techniques

• Le démultiplexeur 1 vers 8 peut être implémenté à l'aide d'un décodeur 3 vers 8 suivi de portes ET.
• Chaque ligne de sortie suit la fonction booléenne : Y(n) = DATA • EN • (S2, S1, S0 == n).
• Les implémentations en CI courantes incluent le 74138 avec des portes ET supplémentaires pour l'entrée de données.
• La mise en cascade de deux démultiplexeurs 1 vers 4 avec un bit de sélection supplémentaire permet de créer un démultiplexeur 1 vers 8.
• Le délai de propagation est typiquement de 10 à 25 ns dans les implémentations en CI standard, selon la technologie.
• Dans DigiSim.io, le démultiplexeur modélise précisément le fonctionnement des circuits démultiplexeurs standard, montrant un routage correct selon les entrées de sélection.

Caractéristiques

• Configuration des entrées :

  • Une entrée de données (DATA)
  • Trois entrées de sélection (S0, S1, S2)
  • Entrée d'activation optionnelle (EN)
  • Charge d'entrée cohérente avec la famille logique utilisée
  • Niveaux logiques standard (typiquement compatibles TTL ou CMOS)
  • Peut inclure un enable actif à l'état bas dans certaines implémentations
  • Peut inclure plusieurs entrées d'activation (fonction ET/OU)
  • Protection des entrées contre les décharges électrostatiques généralement présente

• Configuration des sorties :

  • Huit sorties mutuellement exclusives (Y0-Y7)
  • Sorties actives à l'état haut ou à l'état bas selon l'implémentation
  • Une seule sortie active à la fois (lorsque DATA = 1)
  • Toutes les sorties inactives lorsque le démultiplexeur est désactivé
  • Toutes les sorties inactives lorsque DATA = 0 (quelles que soient les valeurs de sélection)
  • Capable de piloter des charges numériques standard
  • Peut inclure des variantes à collecteur ouvert/drain ouvert
  • La charge en sortie affecte le délai de propagation

• Fonctionnalité :

  • Achemine une entrée unique vers l'une de huit sorties
  • Les lignes de sélection déterminent quelle sortie reçoit l'entrée
  • L'entrée d'activation contrôle le fonctionnement global
  • Fonctionnement combinatoire (pas d'horloge requise)
  • Peut être mis en cascade pour davantage de sorties
  • Distribution binaire vers one-hot
  • Souvent utilisé avec des sorties actives à l'état bas dans les systèmes de bus
  • Sortie déterminée uniquement par l'état actuel de l'entrée

• Délai de propagation :

  • Entrée de données vers sortie : typiquement 7-20 ns
  • Entrée de sélection vers sortie : typiquement 10-25 ns
  • Enable vers sortie : typiquement 8-22 ns
  • Dépendant de la technologie (TTL, CMOS, etc.)
  • Un délai cohérent sur tous les chemins de sortie est souhaitable
  • Paramètre critique pour la distribution de données à haute vitesse
  • Influencé par la charge en sortie
  • Sensible à la température et à la tension

• Fan-Out :

  • Chaque sortie pilote typiquement 10 à 20 charges standard
  • Capacité de courant en sortie définie par la famille logique
  • Peut nécessiter une mise en tampon pour les situations à fort fan-out
  • La sortie active doit fournir un courant suffisant pour les périphériques cibles
  • Cohérent avec les spécifications de la famille logique
  • Peut varier entre dispositifs d'une même famille
  • Critique pour une distribution de signal fiable

• Consommation électrique :

  • Exigences en puissance faibles à modérées
  • Puissance statique minimale dans les implémentations CMOS
  • La puissance dynamique augmente avec la fréquence de commutation
  • Proportionnelle à l'activité de commutation
  • Dépendante de la technologie (CMOS offrant la plus faible puissance statique)
  • La consommation augmente avec la charge fan-out
  • Valeurs typiques : 5-25 mW en activité, < 1 mW en veille (CMOS)

• Complexité du circuit :

  • Complexité modérée
  • Implémenté avec des portes logiques de base
  • Implémentations à base de ET ou de NON-ET courantes
  • Structure de décodeur suivi de portes ET
  • Logique supplémentaire pour la fonction d'activation
  • Les implémentations intégrées réduisent le nombre de composants externes
  • Complexité minimale par rapport à la fonctionnalité fournie

Méthodes de mise en œuvre

1. Implémentation à base de décodeur

   • Construit à partir d'un décodeur 3 vers 8 et de portes ET
   • Le décodeur convertit les lignes de sélection au format one-hot
   • Chaque sortie utilise une porte ET avec la sortie du décodeur et l'entrée de données
   • Le signal d'enable contrôle le décodeur
   • Implémentation la plus courante et la plus directe
   • Séparation fonctionnelle claire entre adressage et données
   • Exemple pédagogique des principes de démultiplexage
   • Peut tirer parti de composants décodeurs existants

2. Implémentation directe au niveau des portes

   • Construite directement à partir de portes logiques de base (ET, NON)
   • Chaque sortie nécessite une porte ET à 4 entrées (3 entrées de sélection + données)
   • Les inverseurs d'entrée génèrent les signaux compléments si nécessaire
   • Pas d'étage de décodeur intermédiaire
   • Plus de portes mais potentiellement plus rapide que l'approche à base de décodeur
   • Implémentation directe de la fonction de démultiplexage
   • Utile pour comprendre le fonctionnement fondamental
   • Structure régulière simplifiant l'agencement

3. Implémentation en circuit intégré

   • CI démultiplexeurs dédiés : 74xx138 avec portes ET
   • Diverses fonctionnalités : enables, verrous, collecteur ouvert
   • Disponibles dans différentes familles logiques
   • Timing et charge bien caractérisés
   • Interfaces et brochages standard
   • Souvent utilisés pour la distribution de données et le routage de signaux de commande
   • Plusieurs entrées d'activation pour la mise en cascade
   • Solution rentable et compacte

4. Implémentation à portes de transmission

   • Utilise les portes de transmission CMOS comme commutateurs
   • Délai de propagation plus faible que l'approche au niveau des portes
   • Efficace en technologie CMOS
   • Consommation plus faible
   • Plus sensible aux problèmes d'intégrité du signal
   • Nécessite une conception soignée
   • Courante dans les CI CMOS modernes
   • Bien adaptée à l'implémentation ASIC/FPGA

5. Implémentation dérivée d'un multiplexeur

   • Utilisation d'un multiplexeur avec connexions restructurées
   • Connecter l'entrée de données à toutes les entrées du multiplexeur
   • Les lignes de sélection commandent quel chemin est actif
   • Peut tirer parti de composants multiplexeurs disponibles
   • Démontre la dualité entre multiplexeurs et démultiplexeurs
   • Approche alternative lorsque les démultiplexeurs ne sont pas disponibles
   • Peut avoir des caractéristiques de timing différentes
   • Utile dans les conceptions à ressources contraintes

6. Implémentation FPGA/ASIC

   • Implémentée à l'aide de LUT ou de ressources dédiées
   • Optimisée pour la technologie cible
   • Synthétisée à partir de descriptions HDL
   • Peut intégrer des fonctionnalités supplémentaires
   • Utilisation des ressources optimisée par les outils
   • Performance personnalisable selon les exigences
   • Peut être profondément intégrée à d'autres logiques
   • Approche d'implémentation moderne pour systèmes complexes

7. Implémentation arborescente

   • Structure hiérarchique de démultiplexeurs 1 vers 2
   • Le premier niveau utilise S2, le deuxième S1, le troisième S0
   • Caractéristiques de délai logarithmiques
   • Conception modulaire et évolutive
   • Peut être plus efficace dans certaines technologies
   • Délai uniforme sur toutes les sorties
   • Valeur pédagogique pour démontrer la décomposition
   • Approche par blocs de construction pour fonctions complexes

Applications

1. Distribution de données

   • Routage de signaux de commande vers plusieurs destinations
   • Distribution de signaux d'architecture de bus
   • Activation sélective de sous-systèmes
   • Diffusion de commandes vers des cibles spécifiques
   • Routage de signaux de configuration
   • Distribution de mots de commande
   • Communications sélectives basées sur des protocoles

2. Systèmes mémoire et de stockage

   • Sélection de puces mémoire
   • Activation de bancs mémoire
   • Distribution du signal write enable
   • Partitionnement de l'espace d'adressage
   • Sélection de périphériques de stockage
   • Adressage E/S mappées en mémoire
   • Sélection de ligne de cache

3. Conversion série vers parallèle

   • Conversion de flux de données série en sorties parallèles
   • Démultiplexage temporel
   • Séparation de canaux
   • Distribution de bits depuis des interfaces série
   • Décodage de protocoles
   • Désassemblage de trames
   • Distribution de données capteurs

4. Systèmes d'affichage

   • Pilotage de segments dans les afficheurs multiplexés
   • Sélection ligne/colonne dans les matrices d'affichage
   • Adressage de pixels
   • Sélection de position de caractère
   • Routage de signaux de mode d'affichage
   • Commande de zone de rétroéclairage
   • Distribution de canaux de couleur

5. Systèmes de communication

   • Allocation de canaux
   • Sélection de récepteur
   • Signalisation spécifique au protocole
   • Adressage de nœuds réseau
   • Routage de paquets de données
   • Sélection de canal en communication sans fil
   • Sélection d'interface dans les systèmes multi-standard

6. Test et débogage

   • Injection de signal à des points de test spécifiques
   • Routage diagnostique
   • Stimulation sélective de circuits
   • Génération de motifs d'erreur
   • Validation de système
   • Isolation de fautes
   • Commande d'autotest intégré

7. Extension d'entrées/sorties

   • Multiplication de broches GPIO
   • Extension de ports E/S
   • Distribution de signaux de commande de périphériques
   • Routage de signaux d'interface
   • Sélection de capteurs
   • Distribution de commandes d'actionneurs
   • Adressage de périphériques externes

Limitations

1. Contraintes de distribution de signaux

   • Une seule sortie active à la fois
   • Impossible d'acheminer les données vers plusieurs sorties simultanément
   • Le signal d'entrée doit être valide pendant la sélection
   • Fan-out limité par la capacité de pilotage de sortie
   • Peut nécessiter une mise en tampon pour les applications à forte charge
   • Le délai de propagation a un impact sur les applications haute vitesse
   • Isolation limitée entre canaux

2. Considérations de timing

   • Les lignes de sélection doivent être stables avant que les données ne soient valides
   • Glitchs possibles lors des transitions de la ligne de sélection
   • Exigences de temps de setup et de hold
   • Les données doivent rester valides pour la distribution
   • Synchronisation avec le timing système critique
   • Délai entre changement de ligne de sélection et stabilisation de la sortie
   • Conditions de course dans les systèmes asynchrones

3. Défis d'évolutivité

   • Croissance exponentielle des lignes de sélection pour une augmentation linéaire des sorties
   • 16 sorties nécessiteraient 4 lignes de sélection
   • Les grands démultiplexeurs nécessitent des ressources importantes
   • Limites du nombre de broches pour les implémentations plus grandes
   • La mise en cascade introduit un délai supplémentaire
   • La complexité augmente fortement avec la taille
   • La complexité de test augmente exponentiellement

4. Problèmes d'intégrité du signal

   • Diaphonie entre canaux de sortie
   • Rebond de masse lors des commutations haute vitesse
   • Bruit d'alimentation lors des transitions
   • Effets de ligne de transmission sur les longs tracés
   • Couplage d'horloge dans les implémentations à portes de transmission
   • Dégradation du signal à travers plusieurs étages
   • Réduction de la marge de bruit aux hautes vitesses

5. Compromis d'implémentation

   • Vitesse vs consommation
   • Utilisation des ressources vs performance
   • Implémentations actives vs passives
   • Taille vs modularité
   • Appariement de délai vs nombre de composants
   • Capacité de pilotage vs densité d'intégration
   • Composants personnalisés vs standard

Détail d'implémentation du circuit

Démultiplexeur 1 vers 8 à base de décodeur

graph TB
    S0[S0] --> DEC[3-to-8 Decoder]
    S1[S1] --> DEC
    S2[S2] --> DEC
    EN[Enable] --> DEC
    
    DEC -->|Y0'| AND0[AND]
    DEC -->|Y1'| AND1[AND]
    DEC -->|Y2'| AND2[AND]
    DEC -->|Y3'| AND3[AND]
    DEC -->|Y4'| AND4[AND]
    DEC -->|Y5'| AND5[AND]
    DEC -->|Y6'| AND6[AND]
    DEC -->|Y7'| AND7[AND]
    
    DATA[Data Input] --> AND0
    DATA --> AND1
    DATA --> AND2
    DATA --> AND3
    DATA --> AND4
    DATA --> AND5
    DATA --> AND6
    DATA --> AND7
    
    AND0 --> Y0[Y0 Output]
    AND1 --> Y1[Y1 Output]
    AND2 --> Y2[Y2 Output]
    AND3 --> Y3[Y3 Output]
    AND4 --> Y4[Y4 Output]
    AND5 --> Y5[Y5 Output]
    AND6 --> Y6[Y6 Output]
    AND7 --> Y7[Y7 Output]

Fonctionnement : le décodeur sélectionne une ligne de sortie selon S2:S1:S0, les portes ET acheminent DATA vers la sortie sélectionnée.

Implémentation directe au niveau des portes (sortie Y0 uniquement)

graph LR
    Select0[S0] --> NotGate0[NOT]
    Select1[S1] --> NotGate1[NOT]
    Select2[S2] --> NotGate2[NOT]
    
    NotGate0 --> AndGate[AND Gate]
    NotGate1 --> AndGate
    NotGate2 --> AndGate
    DataIn[Data] --> AndGate
    EnablePin[Enable] --> AndGate
    
    AndGate --> OutputY0[Y0 Output]

Logique pour Y0 : Y0 = DATA · /S2 · /S1 · /S0 · Enable (active lorsque S2:S1:S0 = 000)

Implémentation 74HC138 + 74HC08

Configuration :

Composant	Entrée	Sortie	Connexion
74HC138	A, B, C	Y0-Y7	Entrées de sélection S0-S2
74HC138	G1, /G2A, /G2B	Enable	G1=1, /G2A=0, /G2B=0
74HC08	1A-4A, 1B-4B	1Y-4Y	ET entre sorties du décodeur et DATA

Implémentation :

graph LR
    S[S2:S1:S0] --> DEC[74HC138 Decoder]
    DEC --> AND[74HC08 Quad AND]
    DATA[Data Input] --> AND
    AND --> OUT[Y0-Y7 Outputs]

Fonctionnement : le 74HC138 décode l'adresse, le 74HC08 effectue le ET entre les sorties du décodeur et le signal DATA.

Remarque : G1 est actif à l'état haut et G2A, G2B sont des entrées d'enable actives à l'état bas sur le 74HC138. Pour un démultiplexeur 1 vers 8, attacher G1 au niveau logique 1 et G2A, G2B au niveau logique 0, ou les utiliser comme entrées d'enable.

Composants associés

• Démultiplexeur 1 vers 2 : démultiplexeur le plus simple avec une ligne de sélection
• Démultiplexeur 1 vers 4 : démultiplexeur de taille moyenne avec deux lignes de sélection
• Démultiplexeur 1 vers 16 : démultiplexeur plus grand avec quatre lignes de sélection
• Décodeur 3 vers 8 : composant souvent utilisé dans les implémentations de démultiplexeur
• Multiplexeur 8 vers 1 : effectue l'opération inverse d'un démultiplexeur 1 vers 8
• Distributeur de données : autre nom du démultiplexeur dans certaines applications
• Convertisseur série vers parallèle : utilise les principes de démultiplexage pour la conversion
• Démultiplexeur de bus : spécialisé pour la distribution de données de bus
• Démultiplexeur de canal : utilisé dans les systèmes de communication pour la séparation de canaux
• Décodeur d'adresses : composant apparenté utilisé pour l'adressage mémoire et E/S