Additionneur complet

Vue d'ensemble

• Objectif : L'additionneur complet est un circuit combinatoire numérique qui effectue l'addition de trois chiffres binaires : deux bits d'entrée et un bit de retenue d'entrée. Il produit un bit de somme et un bit de retenue de sortie, permettant l'addition binaire multi-bits.
• Symbole : L'additionneur complet est représenté par un bloc rectangulaire étiqueté « FA » avec trois entrées (A, B et Carry-in) et deux sorties (Sum et Carry-out).
• Rôle dans DigiSim.io : Sert de bloc de construction essentiel pour les opérations arithmétiques dans les circuits numériques, permettant des opérations d'addition de toute largeur de bits lorsqu'ils sont combinés en réseaux.

Description fonctionnelle

Comportement logique

L'additionneur complet additionne trois entrées binaires (A, B et Carry-in), en générant deux sorties : Sum (le bit de résultat) et Carry-out (le bit de débordement).

Table de vérité :

Entrée A	Entrée B	Carry In	Sum	Carry Out
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Expressions booléennes :

• Sum (S) = A ⊕ B ⊕ Cin (XOR des trois entrées)
• Carry Out (Cout) = (A · B) + (Cin · (A ⊕ B))

Entrées et sorties

• Entrées :
  • Entrée A : première entrée binaire 1 bit.
  • Entrée B : deuxième entrée binaire 1 bit.
  • Carry In (Cin) : retenue d'entrée 1 bit provenant d'une addition précédente.
• Sorties :
  • Sum (S) : sortie de somme 1 bit représentant le résultat de l'addition des trois entrées.
  • Carry Out (Cout) : retenue de sortie 1 bit représentant le débordement lorsque la somme dépasse 1.

Paramètres configurables

• Délai de propagation : le temps que mettent les sorties à changer après une variation des entrées. DigiSim.io simule ce délai dans son simulateur événementiel.

Représentation visuelle dans DigiSim.io

L'additionneur complet est affiché sous la forme d'un bloc rectangulaire avec les entrées sur le côté gauche (A, B et Cin) et les sorties sur le côté droit (Sum et Cout). Il est clairement étiqueté pour l'identifier comme un additionneur complet. Lorsqu'il est connecté dans un circuit, le composant indique visuellement l'état logique de ses broches par des changements de couleur sur les fils de connexion.

Valeur pédagogique

Concepts clés

• Arithmétique binaire : illustre le processus fondamental de l'addition binaire avec retenue.
• Logique combinatoire : montre comment des opérations complexes peuvent être construites à partir de portes logiques de base.
• Opérations multi-bits : illustre comment des composants à un seul bit peuvent être combinés pour des opérations multi-bits.
• Propagation de retenue : introduit le concept de bits de retenue dans les opérations arithmétiques.

Objectifs d'apprentissage

• Comprendre les principes de l'addition binaire, y compris la génération et la propagation de retenue.
• Apprendre comment les additionneurs complets étendent les demi-additionneurs en intégrant une retenue d'entrée.
• Reconnaître comment plusieurs additionneurs complets peuvent être mis en cascade pour créer des additionneurs multi-bits.
• Appliquer les additionneurs complets à la conception de circuits arithmétiques tels que les UAL et les calculatrices.
• Comprendre la relation entre les expressions booléennes et les opérations arithmétiques.

Exemples d'utilisation / Scénarios

• Addition multi-bits : mise en cascade de plusieurs additionneurs complets pour additionner des nombres binaires de toute largeur.
• Additionneurs à propagation de retenue : création d'additionneurs n bits en connectant des additionneurs complets en série.
• Soustraction binaire : utilisation d'additionneurs complets avec des entrées inversées pour effectuer une soustraction par complément à deux.
• Implémentation d'UAL : construction de la fonction d'addition dans une unité arithmétique et logique.
• Conception de compteurs : utilisation d'additionneurs complets dans l'implémentation de compteurs binaires.

Notes techniques

• L'additionneur complet peut être construit à l'aide de deux demi-additionneurs et d'une porte OR.
• La propagation de retenue à travers les additionneurs complets en cascade introduit un délai qui augmente avec la largeur de bits, ce qui devient un goulot d'étranglement de performance dans les additionneurs à propagation de retenue.
• Pour les additionneurs multi-bits exigeant des performances supérieures, des architectures alternatives comme les additionneurs à anticipation de retenue ou à sélection de retenue sont utilisées pour atténuer le délai de propagation de retenue.
• Le chemin critique de l'additionneur complet passe généralement par la logique de génération de retenue, faisant de la propagation de retenue le facteur limitant de la vitesse de l'additionneur.

Caractéristiques

• Délai de propagation :
  • Sum : généralement 15-25 ns (selon la technologie)
  • Carry Out : généralement 10-20 ns
• Consommation électrique : modérée
• Fan-Out : généralement 10-50 portes (selon la technologie)
• Nombre de portes : 5 portes de base dans une implémentation typique (2 XOR, 2 AND, 1 OR)
• Complexité du circuit : modérée
• Marge de bruit : modérée à élevée (selon la technologie d'implémentation)

Méthodes d'implémentation

1. Avec des demi-additionneurs

   • Deux demi-additionneurs et une porte OR
   • Le premier demi-additionneur additionne A et B, le second additionne cette somme et C_in
   • La porte OR combine les retenues des deux demi-additionneurs

2. Avec des portes logiques de base

   • Implémentation directe avec des portes XOR, AND et OR
   • Les implémentations optimisées peuvent réduire le nombre de portes

3. Implémentation au niveau transistor

   • CMOS : avec des MOSFET complémentaires
   • TTL : avec des transistors bipolaires à jonction
   • Optimisé pour la vitesse, la consommation ou la surface

4. Circuits intégrés

   • Disponible dans les familles logiques série 74xx (par exemple, additionneur complet 4 bits 74283)
   • Souvent intégré dans des composants arithmétiques plus grands

5. Implémentation FPGA/CPLD

   • Peut utiliser une logique d'additionneur dédiée ou des tables de correspondance (LUT)
   • Souvent optimisé par les outils de synthèse

Implémentation du circuit

Avec des demi-additionneurs

graph LR
    InputA[Input A] --> HA1[Half Adder 1]
    InputB[Input B] --> HA1
    
    HA1 -->|Sum1| HA2[Half Adder 2]
    CinPin[Carry In] --> HA2
    
    HA1 -->|Carry1| OrGate[OR Gate]
    HA2 -->|Carry2| OrGate
    
    HA2 -->|Sum| SumOut[Sum Output]
    OrGate --> CoutPin[Carry Out]

Avec des portes de base

graph TB
    InputA[Input A] --> XorGate1[XOR Gate]
    InputB[Input B] --> XorGate1
    XorGate1 --> XorGate2[XOR Gate]
    CinPin[Carry In] --> XorGate2
    XorGate2 --> SumOut[Sum]
    
    InputA --> AndGate1[AND Gate]
    InputB --> AndGate1
    
    XorGate1 --> AndGate2[AND Gate]
    CinPin --> AndGate2
    
    AndGate1 --> OrGate[OR Gate]
    AndGate2 --> OrGate
    OrGate --> CoutPin[Carry Out]

Applications

1. Addition binaire multi-bits

   • Mis en cascade pour former des additionneurs à propagation de retenue
   • Utilisés dans les unités arithmétiques et logiques (UAL)
   • Essentiels pour l'arithmétique entière dans les CPU

2. Circuits de soustraction

   • Utilisés avec des entrées inversées et la retenue d'entrée à 1
   • Forment la base de la soustraction par complément à deux

3. Unités Arithmétiques et Logiques (UAL)

   • Composant central des opérations arithmétiques du CPU
   • Utilisés pour les opérations d'addition, de soustraction et associées

4. Calcul d'adresses

   • Utilisés dans le calcul d'adresses mémoire
   • Employés dans l'incrémentation du compteur de programme

5. Compteurs et incrémenteurs

   • Utilisés dans les compteurs numériques
   • Employés dans les machines d'état

6. Traitement numérique du signal

   • Utilisés dans les opérations multiplication-accumulation
   • Composant des filtres numériques

7. Détection / correction d'erreurs

   • Utilisés dans les calculs de parité et de somme de contrôle
   • Composant des circuits CRC et ECC

Limitations

1. Délai de propagation de retenue

   • Dans les implémentations en cascade (à propagation de retenue), les retenues doivent se propager à travers chaque étage
   • Peut limiter les performances des additionneurs multi-bits
   • Des architectures plus rapides comme les additionneurs à anticipation de retenue répondent à cette limitation

2. Consommation électrique

   • Plus élevée que les demi-additionneurs en raison du nombre accru de portes
   • Peut être significative dans les additionneurs haute vitesse ou de grande largeur de bits

Composants associés

• Demi-additionneur : version plus simple sans retenue d'entrée
• Additionneur à propagation de retenue : plusieurs additionneurs complets connectés en série
• Additionneur à anticipation de retenue : additionneur avancé avec une propagation de retenue plus rapide
• Additionneur à sélection de retenue : additionneur optimisé pour la vitesse en utilisant plusieurs chemins de résultat
• Additionneur à saut de retenue : additionneur avec une propagation de retenue améliorée par logique de saut
• Compteur binaire : circuit séquentiel utilisant des additionneurs pour le comptage
• Unité Arithmétique et Logique (UAL) : intègre des additionneurs pour les opérations arithmétiques