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Multiplexer (8-to-1)

Multiplexer (8-to-1)

Multiplexers/Demultiplexers signal_cellular_alt_2_bar Intermediate schedule 20 min
Interactive Circuit
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Multiplexeur 8 vers 1

Vue d'ensemble

  • Objectif : Le multiplexeur 8 vers 1 est un circuit numérique qui sélectionne l'un de huit signaux d'entrée et le transmet à une seule ligne de sortie, agissant comme un commutateur commandé numériquement pour acheminer les données de plusieurs sources vers une destination commune.
  • Symbole : Typiquement représenté par un bloc rectangulaire avec huit entrées de données (D0-D7), trois entrées de sélection (S0-S2) et une sortie (Y).
  • Rôle dans DigiSim.io : Sert de composant fondamental dans les systèmes numériques pour la sélection de données, le routage de chemins et la réduction de la complexité matérielle, en permettant à plusieurs sources de données de partager un chemin commun.

composant multiplexeur 8 vers 1

Description fonctionnelle

Comportement logique

Le multiplexeur 8 vers 1 achemine l'un de ses huit signaux d'entrée vers la sortie en fonction de la valeur binaire des trois lignes de sélection. Les lignes de sélection forment une adresse 3 bits qui détermine quel canal d'entrée est connecté à la sortie.

Table de vérité :

S2 S1 S0 Sortie Y
0 0 0 D0
0 0 1 D1
0 1 0 D2
0 1 1 D3
1 0 0 D4
1 0 1 D5
1 1 0 D6
1 1 1 D7

Entrées et sorties

  • Entrées :

    • D0-D7 : huit entrées de données 1 bit, dont l'une sera acheminée vers la sortie.
    • S0 : bit de poids faible (LSB) de l'entrée de sélection 3 bits.
    • S1 : bit du milieu de l'entrée de sélection 3 bits.
    • S2 : bit de poids fort (MSB) de l'entrée de sélection 3 bits.

  • Sorties :

    • Y : sortie unique 1 bit reflétant la valeur de l'entrée sélectionnée.

Paramètres configurables

  • Commande d'activation : certaines implémentations incluent une entrée d'enable supplémentaire pouvant désactiver la sortie.
  • Type de sortie : configurations standard, trois-états ou collecteur ouvert.
  • Niveaux d'activation : indique si les entrées de sélection et signaux d'enable sont actifs à l'état haut ou bas.
  • Délai de propagation : temps nécessaire pour que la sortie reflète les changements sur l'entrée sélectionnée.

Représentation visuelle dans DigiSim.io

Le multiplexeur 8 vers 1 est affiché sous la forme d'un bloc rectangulaire avec huit broches d'entrée de données (D0-D7) et trois broches d'entrée de sélection (S0-S2) sur le côté gauche, et une seule broche de sortie (Y) sur le côté droit. Une fois connecté dans un circuit, le composant indique visuellement le chemin de données actif par des changements de couleur sur les fils de connexion.

Valeur pédagogique

Concepts clés

  • Sélection de données : démontre comment les systèmes numériques choisissent entre plusieurs sources de données.
  • Adressage binaire : montre comment des codes binaires peuvent sélectionner des canaux d'entrée spécifiques.
  • Routage de signaux : illustre les concepts fondamentaux de chemins de données et de commutation.
  • Partage de ressources : souligne comment plusieurs sources peuvent partager une destination commune.
  • Commande numérique : présente le concept d'utilisation de signaux numériques pour commander le flux de signaux.

Objectifs d'apprentissage

  • Comprendre comment les multiplexeurs sélectionnent entre plusieurs signaux d'entrée selon les valeurs des lignes de sélection.
  • Apprendre la relation entre codes de sélection binaires et sélection d'entrée.
  • Reconnaître comment les multiplexeurs permettent un partage efficace des ressources dans les systèmes numériques.
  • Appliquer les concepts de multiplexeur à la conception de circuits de routage et de sélection de données.
  • Comprendre le rôle des multiplexeurs dans la conversion de données, la communication et les systèmes de commande.
  • Développer des compétences d'analyse et de conception du routage de signaux dans les systèmes numériques.

Exemples d'utilisation / Scénarios

  • Sélection de bus de données : connecter l'une de huit sources de données à un bus de données commun.
  • Sélection d'opération d'ALU : choisir entre différents résultats d'opérations arithmétiques ou logiques.
  • Multiplexage d'adresses mémoire : sélectionner différentes portions d'adresses mémoire.
  • Conversion parallèle vers série : sélectionner séquentiellement les bits d'un mot parallèle pour créer un flux série.
  • Équipement de test : acheminer l'un de plusieurs points de test vers un équipement de mesure.
  • Génération de fonctions : sélectionner entre différents générateurs de fonctions ou de formes d'onde.
  • Sélection de périphérique d'entrée : choisir entre plusieurs périphériques d'entrée dans un système informatique.
  • Sélection de source de signal : acheminer l'une de plusieurs sources de signaux vers une unité de traitement.

Notes techniques

  • Le multiplexeur 8 vers 1 peut être implémenté à l'aide d'un décodeur 3 vers 8 et de portes logiques supplémentaires.
  • Formule de sélection : Y = D(S2×4 + S1×2 + S0), convertissant essentiellement la valeur binaire de sélection vers l'entrée correspondante.
  • Le délai de propagation est typiquement de 5 à 20 ns selon la technologie, les changements sélection-vers-sortie étant généralement plus lents que les changements donnée-vers-sortie.
  • Des glitchs momentanés peuvent survenir lors des transitions de la ligne de sélection lorsque plusieurs bits changent simultanément.
  • Les implémentations en arbre utilisant des multiplexeurs 2 vers 1 en cascade (nécessitant sept MUX 2 vers 1) offrent un timing plus uniforme.
  • Les implémentations en circuit intégré courantes incluent le 74151 (multiplexeur 8 vers 1 unique) et le 74251 (avec sortie trois-états).
  • Dans DigiSim.io, le multiplexeur modélise précisément le comportement de sélection des circuits multiplexeurs réels, montrant un routage de signal correct selon les entrées de sélection.

Caractéristiques

  • Configuration des entrées :

    • Huit entrées de données (D0-D7)
    • Trois entrées de sélection (S0-S2)
    • Les lignes de sélection déterminent quelle entrée de données est acheminée vers la sortie
    • Compatibles avec les niveaux logiques numériques standard
    • L'impédance d'entrée typique est élevée

  • Configuration des sorties :

    • Sortie unique (Y)
    • La sortie reflète le signal d'entrée sélectionné
    • Les capacités de fan-out dépendent de l'implémentation technologique
    • Peut inclure des fonctionnalités de sortie supplémentaires dans certaines implémentations (par exemple enable/disable)

  • Fonctionnalité :

    • Sélectionne l'une de huit lignes de données d'entrée selon la valeur binaire des entrées de sélection
    • Formule de sélection : Y = D(S2×4 + S1×2 + S0)
    • Fonctionne comme un commutateur de données commandé
    • Non bloquant (un seul chemin actif à la fois)
    • Pas de transformation des données (entrée transmise inchangée à la sortie)

  • Délai de propagation :

    • Entrée de données vers sortie : typiquement 5-15 ns
    • Entrée de sélection vers sortie : typiquement 7-20 ns
    • Dépendant de la technologie (TTL, CMOS, BiCMOS, etc.)
    • Peut présenter des délais différents pour différents canaux d'entrée
    • Les transitions de ligne de sélection peuvent provoquer des glitchs en sortie

  • Fan-Out :

    • Pilote typiquement 10 à 20 charges standard
    • La charge en sortie affecte le délai de propagation
    • Peut nécessiter des tampons pour les applications à fort fan-out

  • Consommation électrique :

    • La puissance statique dépend de la technologie (minimale en CMOS)
    • La puissance dynamique augmente avec la fréquence de commutation
    • Consommation proportionnelle au carré de la tension
    • Les transitions de ligne de sélection consomment de la puissance supplémentaire
    • Les implémentations modernes sont très efficaces en énergie

  • Complexité du circuit :

    • Complexité modérée
    • Typiquement implémenté avec des décodeurs et des portes
    • Nécessite un décodeur 3 vers 8 et 8 portes de transmission ou logique ET/OU
    • Évolue exponentiellement avec le nombre de lignes de sélection
    • Peut être mis en cascade pour des capacités de sélection plus larges

Méthodes de mise en œuvre

  1. Implémentation en logique discrète

    • Construit à partir de portes de base (ET, OU, NON)
    • Utilise un décodeur 3 vers 8 suivi de portes ET et d'une porte OU
    • Nombre de composants plus élevé mais conception flexible
    • Peut être adapté à des exigences particulières
    • Plus adaptée à des fins pédagogiques ou applications spécialisées

  2. Approche par portes de transmission

    • Utilise les portes de transmission CMOS comme commutateurs
    • Consommation plus faible
    • Meilleure intégrité du signal pour les signaux analogiques
    • Dégradation de signal minimale
    • Capacité bidirectionnelle dans certaines configurations

  3. Implémentation en circuit intégré

    • Disponibles sous forme de CI multiplexeurs dédiés
    • Courants dans les familles logiques 74xx
    • Exemples : 74151 (MUX 8 vers 1 unique), 74251 (avec sortie trois-états)
    • Diverses options technologiques (TTL, CMOS, BiCMOS)
    • Peuvent inclure des fonctionnalités supplémentaires comme des entrées enable/strobe

  4. Approche à base de décodeur

    • Utilise un décodeur 3 vers 8 pour générer les signaux de sélection
    • Chaque sortie de décodeur active un chemin de données
    • Courante dans les contextes pédagogiques
    • Approche modulaire
    • Fonctionnement aisément compréhensible

  5. Implémentation arborescente

    • Multiplexeurs 2 vers 1 en cascade dans une structure d'arbre
    • Trois niveaux de MUX 2 vers 1 (7 au total)
    • Délai de propagation réduit pour certains chemins
    • Caractéristiques de timing plus uniformes
    • Blocs de construction plus simples

  6. Implémentation FPGA/ASIC

    • Implémentée avec des tables de correspondance (LUT) ou cellules multiplexeurs dédiées
    • Configurable selon les exigences de performance spécifiques
    • Optimisée pour la vitesse, la surface ou la puissance
    • Peut tirer parti de ressources de routage spécialisées
    • Peut être combinée avec d'autres fonctions pour plus d'efficacité

Applications

  1. Sélection et routage de données

    • Sélection entre plusieurs sources de données
    • Multiplexage de bus dans les systèmes informatiques
    • Multiplexage adresses/données dans les interfaces mémoire
    • Sélection de canaux dans les systèmes de communication
    • Sélection de périphériques dans les systèmes microcontrôleurs

  2. Conversion parallèle vers série

    • Chargement de données parallèles dans des registres à décalage
    • Multiplexage temporel
    • Sérialisation de flux de données parallèles
    • Formatage et empaquetage des données
    • Implémentation de tests par scan path

  3. Opérations arithmétiques et logiques

    • Sélection de fonction dans les ALU
    • Implémentation de logique combinatoire complexe
    • Implémentation par tables de correspondance pour fonctions
    • Réseaux logiques programmables
    • Implémentation de tables de vérité

  4. Traitement du signal

    • Sélection de chemin de signal dans les équipements audio/vidéo
    • Sélection de canal dans les systèmes d'acquisition de données
    • Multiplexage avec échantillonneur-bloqueur
    • Sélection d'entrées capteurs
    • Routage de signaux dans les applications DSP

  5. Systèmes mémoire

    • Multiplexage d'adresses dans les interfaces DRAM
    • Sélection de banc dans les systèmes mémoire
    • Sélection de puce mémoire
    • Commande d'accès au cache
    • Entrelacement mémoire

  6. Systèmes de commande

    • Sélection de mode dans les machines à états
    • Commutation de chemin de commande
    • Commutation de système redondant
    • Sélection de chemin de test et débogage
    • Sélection de configuration

  7. Génération de formes d'onde

    • Sélection de différentes sources de formes d'onde
    • Générateurs de fonctions programmables
    • Génération de séquences
    • Génération de motifs pour le test
    • Applications de synthèse audio

Limitations

  1. Délai de propagation

    • Délai significatif entre sélection et sortie
    • Différents chemins de délai pour différentes entrées
    • Le délai augmente avec la charge
    • Critique dans les applications haute vitesse
    • Peut provoquer des violations de timing dans les systèmes synchrones

  2. Glitchs lors des changements de sélection

    • Sorties momentanément invalides lors des transitions de sélection
    • Peuvent propager des erreurs dans les systèmes séquentiels
    • Peuvent nécessiter une synchronisation avec l'horloge système
    • Aléas dans la logique de décodage des lignes de sélection
    • Plus prononcés avec certaines méthodes d'implémentation

  3. Limitations de fan-out

    • Contraintes de capacité de pilotage de sortie
    • Peuvent nécessiter une mise en tampon pour plusieurs charges
    • Dégradation du signal avec une forte charge capacitive
    • Délai accru avec un fan-out plus élevé
    • La charge des lignes de sélection peut affecter les performances

  4. Défis d'évolutivité

    • La complexité augmente exponentiellement avec le nombre d'entrées
    • Les multiplexeurs plus grands nécessitent plus de lignes de sélection
    • Augmentation de la consommation avec la taille
    • L'agencement physique devient difficile
    • Le délai de propagation augmente avec la taille

  5. Problèmes d'intégrité du signal

    • Diaphonie entre canaux étroitement routés
    • Atténuation du signal dans certaines implémentations
    • Sensibilité au bruit variable selon l'implémentation
    • Injection de charge dans les portes de transmission CMOS
    • Sensibilité à la tension d'alimentation

Détail d'implémentation du circuit

MUX 8 vers 1 de base utilisant la logique ET-OU

graph TD
    D0[D0] --> AND0[AND Gate 0]
    S0N[S0'] --> AND0
    S1N[S1'] --> AND0
    S2N[S2'] --> AND0
    
    D1[D1] --> AND1[AND Gate 1]
    S0[S0] --> AND1
    S1N --> AND1
    S2N --> AND1
    
    D2[D2] --> AND2[AND Gate 2]
    S0N --> AND2
    S1[S1] --> AND2
    S2N --> AND2
    
    D3[D3] --> AND3[AND Gate 3]
    S0 --> AND3
    S1 --> AND3
    S2N --> AND3
    
    D4[D4] --> AND4[AND Gate 4]
    S0N --> AND4
    S1N --> AND4
    S2[S2] --> AND4
    
    D5[D5] --> AND5[AND Gate 5]
    S0 --> AND5
    S1N --> AND5
    S2 --> AND5
    
    D6[D6] --> AND6[AND Gate 6]
    S0N --> AND6
    S1 --> AND6
    S2 --> AND6
    
    D7[D7] --> AND7[AND Gate 7]
    S0 --> AND7
    S1 --> AND7
    S2 --> AND7
    
    AND0 --> OR[OR Gate]
    AND1 --> OR
    AND2 --> OR
    AND3 --> OR
    AND4 --> OR
    AND5 --> OR
    AND6 --> OR
    AND7 --> OR
    
    OR --> Y[Output Y]

Remarque : S0', S1', S2' représentent les signaux de sélection inversés (NON) │ │
AND │
D4 ──►│ │
│ │
S0' ──►│ │
S1' ──►│ │
S2 ──►│ │
│ │
AND │
D5 ──►│ │
│ │
S0 ──►│ │
S1' ──►│ │
S2 ──►│ │
│ │
AND │
D6 ──►│ │
│ │
S0' ──►│ │
S1 ──►│ │
S2 ──►│ │

school Parcours d'apprentissage

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Multiplexer (4-to-1) icon Multiplexer (4-to-1)

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help_outline Foire aux questions

Combien de lignes de sélection un MUX 8 vers 1 nécessite-t-il ?

3 lignes de sélection sont nécessaires pour adresser 8 entrées (2^3=8). La valeur binaire sur les lignes de sélection détermine quelle entrée passe à la sortie.

Comment les MUX 8 vers 1 sont-ils utilisés dans les ALU ?

Les ALU utilisent des MUX pour sélectionner parmi différents résultats d'opération (ADD, SUBTRACT, AND, OR, etc.) sur la base des signaux de contrôle d'opération.

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