8-zu-1-Multiplexer
Übersicht
- Zweck: Der 8-zu-1-Multiplexer ist eine Digitalschaltung, die eines von acht Eingangssignalen auswählt und an eine einzelne Ausgangsleitung weiterleitet. Er fungiert als digital gesteuerter Schalter zur Datenführung von mehreren Quellen zu einem gemeinsamen Ziel.
- Symbol: Üblicherweise dargestellt als rechteckiger Block mit acht Dateneingängen (D0–D7), drei Auswahleingängen (S0–S2) und einem Ausgang (Y).
- Rolle in DigiSim.io: Dient als grundlegende Komponente in digitalen Systemen für Datenauswahl, Pfadführung und Reduzierung der Hardwarekomplexität, indem mehrere Datenquellen einen gemeinsamen Pfad teilen können.
Funktionsbeschreibung
Logikverhalten
Der 8-zu-1-Multiplexer leitet eines seiner acht Eingangssignale anhand des Binärwerts der drei Auswahlleitungen zum Ausgang. Die Auswahlleitungen wirken als 3-Bit-Adresse, die bestimmt, welcher Eingangskanal mit dem Ausgang verbunden wird.
Wahrheitstabelle:
| S2 | S1 | S0 | Ausgang Y |
|---|---|---|---|
| 0 | 0 | 0 | D0 |
| 0 | 0 | 1 | D1 |
| 0 | 1 | 0 | D2 |
| 0 | 1 | 1 | D3 |
| 1 | 0 | 0 | D4 |
| 1 | 0 | 1 | D5 |
| 1 | 1 | 0 | D6 |
| 1 | 1 | 1 | D7 |
Eingänge und Ausgänge
Eingänge:
- D0–D7: Acht 1-Bit-Dateneingänge, von denen einer zum Ausgang geleitet wird.
- S0: Niedrigwertigstes Bit (LSB) des 3-Bit-Auswahleingangs.
- S1: Mittleres Bit des 3-Bit-Auswahleingangs.
- S2: Höchstwertiges Bit (MSB) des 3-Bit-Auswahleingangs.
Ausgänge:
- Y: Einzelner 1-Bit-Ausgang, der den Wert des ausgewählten Eingangs widerspiegelt.
Konfigurierbare Parameter
- Aktivierungssteuerung: Manche Implementierungen enthalten einen zusätzlichen Aktivierungseingang, der den Ausgang deaktivieren kann.
- Ausgangstyp: Standard-, Tri-State- oder Open-Collector-Konfigurationen.
- Aktive Pegel: Ob Auswahleingänge und Aktivierungssignale aktiv-high oder aktiv-low sind.
- Laufzeitverzögerung: Die Zeit, die der Ausgang benötigt, um Änderungen am ausgewählten Eingang widerzuspiegeln.
Visuelle Darstellung in DigiSim.io
Der 8-zu-1-Multiplexer wird als rechteckiger Block mit acht Dateneingangspins (D0–D7) und drei Auswahleingangspins (S0–S2) auf der linken Seite und einem einzelnen Ausgangspin (Y) auf der rechten Seite dargestellt. In einer Schaltung zeigt die Komponente durch Farbänderungen auf den Verbindungsleitungen visuell den aktiven Datenpfad an.
Pädagogischer Wert
Schlüsselkonzepte
- Datenauswahl: Veranschaulicht, wie digitale Systeme zwischen mehreren Datenquellen wählen.
- Binäre Adressierung: Zeigt, wie Binärcodes bestimmte Eingangskanäle auswählen können.
- Signalführung: Verdeutlicht grundlegende Konzepte von Datenpfaden und Schaltvorgängen.
- Ressourcenteilung: Hebt hervor, wie mehrere Quellen ein gemeinsames Ziel teilen können.
- Digitale Steuerung: Stellt das Konzept vor, den Signalfluss mit digitalen Signalen zu steuern.
Lernziele
- Verstehen, wie Multiplexer auf Basis der Auswahlleitungswerte zwischen mehreren Eingangssignalen wählen.
- Den Zusammenhang zwischen binären Auswahlcodes und Eingangsauswahl erlernen.
- Erkennen, wie Multiplexer eine effiziente Ressourcenteilung in digitalen Systemen ermöglichen.
- Multiplexerkonzepte beim Entwurf von Datenleit- und Auswahlschaltungen anwenden.
- Die Rolle von Multiplexern in Datenwandlungs-, Kommunikations- und Steuerungssystemen erfassen.
- Fähigkeiten zur Analyse und zum Entwurf der Signalführung in digitalen Systemen entwickeln.
Anwendungsbeispiele/Szenarien
- Datenbus-Auswahl: Verbindung einer von acht Datenquellen mit einem gemeinsamen Datenbus.
- Auswahl von ALU-Operationen: Wahl zwischen verschiedenen arithmetischen oder logischen Operationsergebnissen.
- Speicheradress-Multiplexing: Auswahl zwischen verschiedenen Teilen von Speicheradressen.
- Parallel-zu-Seriell-Wandlung: Sequenzielle Auswahl von Bits aus einem Parallelwort zur Erzeugung eines seriellen Datenstroms.
- Testgeräte: Führung eines von mehreren Testpunkten zu einem Messgerät.
- Funktionsgenerierung: Auswahl zwischen verschiedenen Funktionsgeneratoren oder Wellenformen.
- Auswahl von Eingabegeräten: Wahl zwischen mehreren Eingabeperipheriegeräten in einem Computersystem.
- Auswahl der Signalquelle: Führung einer von mehreren Signalquellen zu einer Verarbeitungseinheit.
Technische Hinweise
- Der 8-zu-1-Multiplexer kann mit einem 3-zu-8-Decodierer und zusätzlichen Logikgattern realisiert werden.
- Auswahlformel: Y = D(S2×4 + S1×2 + S0); im Wesentlichen wird der binäre Auswahlwert in den entsprechenden Eingang umgesetzt.
- Die Laufzeitverzögerung beträgt je nach Technologie typischerweise 5–20 ns; Auswahl-zu-Ausgang-Wechsel sind in der Regel langsamer als Daten-zu-Ausgang-Wechsel.
- Während Übergängen der Auswahlleitung können kurzzeitige Glitches auftreten, wenn mehrere Bits gleichzeitig wechseln.
- Baumimplementierungen mit kaskadierten 2-zu-1-Multiplexern (sieben 2-zu-1-MUXes erforderlich) bieten ein gleichmäßigeres Timing.
- Gängige IC-Implementierungen sind der 74151 (einzelner 8-zu-1-Multiplexer) und der 74251 (mit Tri-State-Ausgang).
- In DigiSim.io modelliert der Multiplexer das Auswahlverhalten realer Multiplexerschaltungen genau und zeigt die korrekte Signalführung anhand der Auswahleingänge.
Eigenschaften
Eingangskonfiguration:
- Acht Dateneingänge (D0–D7)
- Drei Auswahleingänge (S0–S2)
- Auswahlleitungen bestimmen, welcher Dateneingang zum Ausgang geleitet wird
- Kompatibel mit gängigen digitalen Logikpegeln
- Typische Eingangsimpedanz ist hoch
Ausgangskonfiguration:
- Einzelner Ausgang (Y)
- Ausgang spiegelt das ausgewählte Eingangssignal wider
- Fan-Out-Fähigkeiten hängen von der Technologieimplementierung ab
- Kann in manchen Implementierungen zusätzliche Ausgangsmerkmale enthalten (z. B. Aktivieren/Deaktivieren)
Funktionalität:
- Wählt eine von acht Dateneingangsleitungen anhand des Binärwerts der Auswahleingänge
- Auswahlformel: Y = D(S2×4 + S1×2 + S0)
- Funktioniert als gesteuerter Datenschalter
- Nicht-blockierend (jeweils nur ein Pfad aktiv)
- Keine Datenumformung (Eingang wird unverändert zum Ausgang weitergegeben)
Laufzeitverzögerung:
- Dateneingang zu Ausgang: typischerweise 5–15 ns
- Auswahleingang zu Ausgang: typischerweise 7–20 ns
- Technologieabhängig (TTL, CMOS, BiCMOS usw.)
- Kann unterschiedliche Verzögerungen für unterschiedliche Eingangskanäle aufweisen
- Übergänge der Auswahlleitung können Ausgangsglitches verursachen
Fan-Out:
- Treibt typischerweise 10–20 Standardlasten
- Ausgangslast beeinflusst die Laufzeitverzögerung
- Kann bei hohen Fan-Out-Anwendungen Puffer erfordern
Stromverbrauch:
- Statischer Verbrauch hängt von der Technologie ab (in CMOS minimal)
- Dynamischer Verbrauch steigt mit der Schaltfrequenz
- Stromverbrauch proportional zum Quadrat der Spannung
- Übergänge der Auswahlleitung verbrauchen zusätzliche Energie
- Moderne Implementierungen sind sehr energieeffizient
Schaltungskomplexität:
- Mittlere Komplexität
- Typischerweise mit Decodierern und Gattern realisiert
- Erfordert einen 3-zu-8-Decodierer und 8 Transmissionsgatter oder AND/OR-Logik
- Skaliert exponentiell mit der Anzahl der Auswahlleitungen
- Kann für umfassendere Auswahlmöglichkeiten kaskadiert werden
Implementierungsmethoden
Implementierung mit diskreter Logik
- Aufgebaut aus elementaren Gattern (AND, OR, NOT)
- Verwendet einen 3-zu-8-Decodierer gefolgt von AND-Gattern und einem OR-Gatter
- Höhere Bauelementezahl, dafür flexibler Entwurf
- Lässt sich für besondere Anforderungen anpassen
- Eher für Lehrzwecke oder spezialisierte Anwendungen geeignet
Ansatz mit Transmissionsgattern
- Verwendet CMOS-Transmissionsgatter als Schalter
- Geringerer Stromverbrauch
- Bessere Signalintegrität für analoge Signale
- Minimale Signalverschlechterung
- In bestimmten Konfigurationen bidirektional einsetzbar
Implementierung als integrierte Schaltung
- Verfügbar als spezielle Multiplexer-ICs
- Häufig in der 74xx-Serie
- Beispiele: 74151 (einzelner 8-zu-1-MUX), 74251 (mit Tri-State-Ausgang)
- Verschiedene Technologieoptionen (TTL, CMOS, BiCMOS)
- Können zusätzliche Funktionen wie Aktivierungs-/Strobe-Eingänge enthalten
Decodiererbasierter Ansatz
- Verwendet einen 3-zu-8-Decodierer zur Erzeugung der Auswahlsignale
- Jeder Decodiererausgang aktiviert einen Datenpfad
- Häufig in pädagogischen Kontexten
- Modularer Entwurfsansatz
- Leicht verständliche Funktionsweise
Baumstrukturierte Implementierung
- Kaskadierte 2-zu-1-Multiplexer in einer Baumstruktur
- Drei Ebenen von 2-zu-1-MUXes (insgesamt 7)
- Reduzierte Laufzeitverzögerung für einige Pfade
- Gleichmäßigere Timing-Eigenschaften
- Einfachere Bausteine
FPGA-/ASIC-Implementierung
- Realisiert mit Lookup-Tabellen (LUTs) oder dedizierten Multiplexerzellen
- Konfigurierbar für spezifische Performance-Anforderungen
- Optimiert hinsichtlich Geschwindigkeit, Fläche oder Stromverbrauch
- Kann spezialisierte Routing-Ressourcen nutzen
- Lässt sich aus Effizienzgründen mit anderen Funktionen kombinieren
Anwendungen
Datenauswahl und -führung
- Auswahl zwischen mehreren Datenquellen
- Bus-Multiplexing in Computersystemen
- Adress-/Datenmultiplexing in Speicherschnittstellen
- Kanalauswahl in Kommunikationssystemen
- Peripherieauswahl in Mikrocontrollersystemen
Parallel-zu-Seriell-Wandlung
- Laden paralleler Daten in Schieberegister
- Zeitmultiplexen
- Serialisierung paralleler Datenströme
- Datenformatierung und Paketbildung
- Implementierung von Scan-Pfad-Tests
Arithmetische und logische Operationen
- Funktionsauswahl in ALUs
- Implementierung komplexer kombinatorischer Logik
- Lookup-Tabellen-Implementierung für Funktionen
- Programmierbare Logik-Arrays
- Implementierung von Wahrheitstabellen
Signalverarbeitung
- Auswahl von Signalpfaden in Audio-/Videogeräten
- Kanalauswahl in Datenerfassungssystemen
- Sample-and-Hold-Multiplexen
- Auswahl von Sensoreingängen
- Signalführung in DSP-Anwendungen
Speichersysteme
- Adressmultiplexen in DRAM-Schnittstellen
- Bankauswahl in Speichersystemen
- Auswahl von Speicherchips
- Steuerung des Cache-Zugriffs
- Speicher-Interleaving
Steuerungssysteme
- Modusauswahl in Zustandsmaschinen
- Umschaltung von Steuerpfaden
- Umschaltung redundanter Systeme
- Auswahl von Test- und Debug-Pfaden
- Konfigurationsauswahl
Wellenformerzeugung
- Auswahl verschiedener Wellenformquellen
- Programmierbare Funktionsgeneratoren
- Sequenzgenerierung
- Mustererzeugung für Tests
- Audiosynthese-Anwendungen
Einschränkungen
Laufzeitverzögerung
- Erhebliche Verzögerung von Auswahl zu Ausgang
- Unterschiedliche Verzögerungspfade für unterschiedliche Eingänge
- Verzögerung steigt mit der Last
- Kritisch in Hochgeschwindigkeitsanwendungen
- Kann in synchronen Systemen Timing-Verletzungen verursachen
Glitches während Auswahländerungen
- Kurzzeitig ungültige Ausgänge bei Auswahlübergängen
- Können Fehler in sequenziellen Systemen weitergeben
- Können eine Synchronisation mit dem Systemtakt erfordern
- Hazards in der Decodierlogik der Auswahlleitung
- Bei bestimmten Implementierungsmethoden ausgeprägter
Fan-Out-Beschränkungen
- Begrenzungen der Ausgangstreiberkapazität
- Kann bei mehreren Lasten Pufferung erfordern
- Signalverschlechterung bei hoher kapazitiver Belastung
- Erhöhte Verzögerung bei höherem Fan-Out
- Belastung der Auswahlleitung kann die Performance beeinträchtigen
Skalierungsprobleme
- Komplexität wächst exponentiell mit der Anzahl der Eingänge
- Größere Multiplexer benötigen mehr Auswahlleitungen
- Höherer Stromverbrauch bei zunehmender Größe
- Layout wird mit der Größe schwieriger
- Laufzeitverzögerung steigt mit der Größe
Probleme der Signalintegrität
- Crosstalk zwischen eng geführten Kanälen
- Signalabschwächung in einigen Implementierungen
- Rauschempfindlichkeit variiert je nach Implementierung
- Ladungsinjektion in CMOS-Transmissionsgattern
- Empfindlichkeit gegenüber Versorgungsspannung
Schaltungsimplementierungs-Detail
Einfacher 8-zu-1-MUX mit AND-OR-Logik
graph TD
D0[D0] --> AND0[AND Gate 0]
S0N[S0'] --> AND0
S1N[S1'] --> AND0
S2N[S2'] --> AND0
D1[D1] --> AND1[AND Gate 1]
S0[S0] --> AND1
S1N --> AND1
S2N --> AND1
D2[D2] --> AND2[AND Gate 2]
S0N --> AND2
S1[S1] --> AND2
S2N --> AND2
D3[D3] --> AND3[AND Gate 3]
S0 --> AND3
S1 --> AND3
S2N --> AND3
D4[D4] --> AND4[AND Gate 4]
S0N --> AND4
S1N --> AND4
S2[S2] --> AND4
D5[D5] --> AND5[AND Gate 5]
S0 --> AND5
S1N --> AND5
S2 --> AND5
D6[D6] --> AND6[AND Gate 6]
S0N --> AND6
S1 --> AND6
S2 --> AND6
D7[D7] --> AND7[AND Gate 7]
S0 --> AND7
S1 --> AND7
S2 --> AND7
AND0 --> OR[OR Gate]
AND1 --> OR
AND2 --> OR
AND3 --> OR
AND4 --> OR
AND5 --> OR
AND6 --> OR
AND7 --> OR
OR --> Y[Output Y]
Hinweis: S0', S1', S2' bezeichnen die invertierten (NICHT-)Auswahlsignale
│ │
AND │
D4 ──►│ │
│ │
S0' ──►│ │
S1' ──►│ │
S2 ──►│ │
│ │
AND │
D5 ──►│ │
│ │
S0 ──►│ │
S1' ──►│ │
S2 ──►│ │
│ │
AND │
D6 ──►│ │
│ │
S0' ──►│ │
S1 ──►│ │
S2 ──►│ │
